被配置为减少程序故障的nor型闪存装置制造方法
【专利摘要】被配置为减少程序故障的NOR型闪存装置。本发明的实施方式包括能够减少或消除程序故障的NOR型闪存装置。在一些实施方式中，所述NOR型闪存装置包括存储器阵列、行选择电路、列选择电路和程序驱动器电路。所述存储器阵列包括具有第一扇区位线和第二扇区位线的存储器扇区。所述存储器阵列还包括多个闪存单元，该多个闪存单元被设置在具有顺序地排列的多个单元位线和多个字线的矩阵结构上。所述单元位线按顺序交替地限定为第一单元位线和第二单元位线。所述第一单元位线响应于其列选择信号而连接至所述第一扇区位线，所述第二单元位线响应于其列选择信号而连接至所述第二扇区位线。
【专利说明】被配置为减少程序故障的NOR型闪存装置
【技术领域】
[0001]本发明的实施方式涉及NOR型闪存装置，并且更具体地说，涉及能够减少或消除程序故障的NOR型闪存装置。
【背景技术】
[0002]具有批量擦除功能的闪存装置可以具有堆叠有浮置栅极和控制栅极的堆叠型栅极结构。具有闪存单元的闪存装置已经被广泛用于便携式电子装置(例如，膝上型计算机、个人数字助理(PDA)或蜂窝电话)、计算机基本输入/输出系统(计算机B1S)以及打印机。
[0003]在电路方面，闪存装置可以分类为NAND型闪存装置和NOR型闪存装置。NOR型闪存装置因各个闪存单元并联连接在单元位线(bit line)与地电压之间而有利于高速操作。
[0004]图1是常规NOR型闪存装置的一部分的图，其例示了设置有闪存单元的存储器阵列MARR的一部分以及与存储器阵列MARR的该部分有关的电路。参照图1，该存储器阵列MARR包括多个存储器扇区MSEC，各个存储器扇区MSEC包括多个闪存单元MC，该多个闪存单元MC设置在包括多个字线WL和多个单元位线CBL的矩阵结构上。在这种情况下，各个单元位线CBL通过相应的连接开关CNSW连接至扇区位线TBL (例如，第一扇区位线TBL〈1>或第二扇区位线TBL〈2>)。而且，所述多个扇区位线TBL通过相应的全局开关GLSW连接至全局位线GBL。在这种情况下，可以将程序电压(大约5V)从与该全局位线GBL对应的扇区位线TBL施加至连接至编程闪存单元的单元位线CBL。
[0005]在图1的NOR型闪存装置中，现在将查看特定闪存单元MC〈1，2>被编程的情况下的单元位线CBL的电压。可以将大约5V的程序电压VPRO施加至连接至该特定闪存单元MC〈1，2>的单元位线CBL〈2> (即，编程单元位线CBL〈2>)。
[0006]然而，在向编程单元位线CBL〈2>施加程序电压期间，如图2所示，可以使相邻单元位线CBL〈1>和CBL〈3>进入浮置状态。在这种情况下，在闪存单元编程期间，进入程序禁止状态的相邻单元位线CBL〈1>和CBL〈3>可能因单元位线CBL〈1>和CBL〈3>与编程单元位线CBL<2>之间的耦合噪声而升压至相当高的电压。
[0007]由此，常规NOR型闪存装置可能遭受因无意地对连接至相邻单元位线CBL〈1>和CBL<3>的闪存单元MC〈1，1>和MC〈1，3>进行编程而造成的故障。
[0008]作为引用，在图1中，可以响应于由单元列解码器提供的信号，驱动连接开关CNSW以将相应位线CBL连接至它们的对应扇区位线TBL。而且，可以响应于由全局解码器提供的信号，驱动全局开关GLSW以将相应扇区位线TBL连接至全局位线GBL。
【发明内容】
[0009]本发明的实施方式致力于一种能够减少或消除程序故障的NOR型闪存装置。
[0010]在一些实施方式中，所述NOR型闪存装置包括存储器阵列、行选择电路、列选择电路以及程序驱动器电路。所述存储器阵列包括至少一个存储器扇区，其中，所述至少一个存储器扇区包括第一扇区位线和第二扇区位线。所述存储器阵列还包括多个闪存单元，该多个闪存单元被设置在具有顺序地排列的多个单元位线和多个字线的矩阵结构上。所述单元位线按顺序交替地限定为第一单元位线和第二单元位线。所述行选择电路被配置为被驱动以选择所述多个字线中的与行地址对应的字线。所述列选择电路被配置为被驱动以选择所述多个单元位线中的与列地址对应的单元位线。所述程序驱动器电路被配置为被驱动以向所选择的单元位线提供程序电压。所述第一单元位线响应于其列选择信号而连接至所述第一扇区位线，并且所述第二单元位线响应于其列选择信号而连接至所述第二扇区位线。
【专利附图】
【附图说明】
[0011]通过参照附图来对本发明的示例性实施方式进行详细描述，本领域普通技术人员将更加清楚本发明的以上和其它目的、特征以及优点，附图中:
[0012]图1是常规NOR型闪存装置的一部分的图；
[0013]图2是用于描述在图1的常规NOR型闪存装置中，在程序操作期间被编程的单元位线的控制状态和被设置为与被编程的该单元位线相邻的单元位线的控制状态的图；
[0014]图3是例示根据本发明的示例性实施方式的NOR型闪存装置的图；
[0015]图4是图3的存储器阵列的一部分以及与存储器阵列的该部分有关的组件的图；以及
[0016]图5是用于描述在图3的NOR型闪存装置中，在程序操作期间被编程的单元位线的控制状态以及被设置为与被编程的该单元位线相邻的单元位线的控制状态的图。
【具体实施方式】
[0017]在本说明书中，相同的标号和括号〈> 中的附加标号被用于表示具有相同构造和功能的组件。在这种情况下，这些组件将统称为相同的标号。而且，括号〈> 中的附加标号将跟随相同的标号，以分离地彼此区别这些组件。
[0018]另外，应注意到，统称为“位线”的数据线根据其位置将被称为各种术语，诸如“单元位线”、“扇区位线”以及“全局位线”。
[0019]现在将参照附图对本发明的实施方式进行更全面的描述，附图中示出了本发明的示例性实施方式。
[0020]图3是例示根据本发明的示例性实施方式的NOR型闪存装置I的图，图4是图3的存储器阵列10的一部分以及与存储器阵列10的该部分有关的组件的图。参照图3和图4，根据本发明的示例性实施方式的NOR型闪存装置I可以包括存储器阵列10、行选择电路20、列选择电路30以及程序驱动器电路40。
[0021]该存储器阵列10包括至少一个存储器扇区，举例来说，诸如第一存储器扇区110和第二存储器扇区120，如图4所示。在本说明书中，仅对第一存储器扇区110进行简要描述。因为其余存储器扇区(例如，120)可以具有与第一存储器扇区110相同的构造，所以这里省略其描述。
[0022]存储器扇区110包括第一扇区位线TBL〈1>和第二扇区位线TBL〈2>。并且，存储器扇区110包括多个闪存单元MC，该多个闪存单元MC设置在具有顺序地排列的多个单元位线CBL和多个字线WL的矩阵结构上。
[0023]行选择电路20被配置为被驱动以选择所述多个字线WL中的与行地址RADD对应的字线WL。在一些实施方式中，行选择电路20包括被设置为与存储器扇区110对应的行解码器21，并且该行解码器21被配置为选择并激活对应的存储器扇区110的多个字线WL中的一个。
[0024]列选择电路30被配置为被驱动以选择所述多个单元位线CBL中的与列地址CADD对应的单元位线CBL。在一些实施方式中，列选择电路30包括第一单元列解码器31、第二单元列解码器32以及被设置为与存储器扇区110对应的全局列解码器33。在这些实施方式中，第一单元列解码器31、第二单元列解码器32以及全局列解码器33被配置为被驱动以选择对应的存储器扇区110的多个单元位线CBL中的一个。
[0025]另外，程序驱动器电路40被配置为被驱动以向所选择的单元位线CBL提供程序电压VPRO。在一些实施方式中，程序电压VPRO为大约5V。
[0026]根据一些实施方式，所述多个单元位线CBL可以按顺序交替地限定为“第一单元位线”和“第二单元位线”。例如，在一些实施方式中，2n个单元位线CBL可以形成一个组。奇数单元位线CBL〈1>、CBL〈3>、…、CBL〈n+l>、CBL〈n+3>、…可以被限定为“第一单元位线”，偶数单元位线CBL〈2>、-XBL<n>,CBL<n+2>,…以及CBL〈2n>可以被限定为“第二单元位线”。
[0027]在这些实施方式中，第一单元位线CBL〈1>、…、CBL〈3>CBL〈n+l>、CBL〈n+3>、…可以通过第一连接开关CNSW〈1>、CNSW〈3>、…、CNSW〈n+l>、CNSW〈n+3>、…连接至第一扇区位线 TBL〈1>，第一连接开关 CNSW〈1>、CNSW〈3>、…、CNSW〈n+l>、CNSW〈n+3>、…可以响应于其列选择信号YCB〈1>、YCB〈3>、…、YCB〈n+l>、YCB〈n+3>、…而接通。而且，第二单元位线 CBL〈2>、...、CBL〈n>、CBL〈n+2>、…以及 CBL〈2n> 可以通过第二连接开关 CNSW〈2>、…、CNSW〈n>、CNSW〈n2>、…以及CNSW〈2n>连接至第二扇区位线TBL〈2>，第二连接开关CNSW〈2>、...、CNSW〈n>、CNSW〈n2>、…以及CNSW〈2n>可以响应于其列选择信号YCB〈2>、…、YCB〈n>、YCB〈n+2>、…以及 YCB〈2n> 而接通。
[0028]而且，在一些实施方式中，如图4所示，存储器扇区110包括单元区域111、第一连接区域112a以及第二连接区域112b。
[0029]闪存单元MC可以设置在单元区域111中。另夕卜，第一连接开关CNSW〈1>、CNSW〈3>、...、CNSW〈n+l>、CNSW〈n+3>、…可以设置在第一连接区域112a中，第二连接开关CNSW〈2>、...、CNSW〈n>、CNSW〈n+2>、…以及 CNSW〈2n> 可以设置在第二连接区域 112b 中。
[0030]在一些实施方式中，第一连接区域112a和第二连接区域112b隔着单元区域111彼此相对地设置。在这些实施方式中，第一连接区域112a和第二连接区域112b的布置采用布局图简化。
[0031]而且，在一些实施方式中，存储器阵列10还包括第一全局开关GLSW〈1>和第二全局开关GLSW〈2>。
[0032]第一全局开关GLSW〈1>可以响应于由全局列解码器33提供的第一全局选择信号YSEL〈1>而被驱动，以将第一扇区位线TBL〈1>连接至全局位线GBL。而且，第二全局开关GLSff<2>可以响应于由全局列解码器33提供的第二全局选择信号YSEL〈2>而被驱动，以将第二扇区位线TBL〈2>连接至全局位线GBL。
[0033]在一些实施方式中，第一全局选择信号YSEL〈1>和第二全局选择信号YSEL〈2>可以不叠加但被激活。
[0034]而且,在一些实施方式中，存储器阵列10还包括第一偏置晶体管BITR〈1>和第二偏置晶体管BITR〈2>。
[0035]第一偏置晶体管BITR〈1>可以响应于第一全局选择信号YSEL〈1>的补充信号/YSEL〈1>，而将第一扇区位线TBL〈1>驱动至第一偏置电压。而且，第二偏置晶体管BITR〈2>可以响应于第二全局选择信号YSEL〈2>的补充信号/YSEL〈2>，而将第二扇区位线TBL〈2>驱动至第二偏置电压。
[0036]在一些实施方式中，第一偏置电压和第二偏置电压中的每一个是地电压VSS。
[0037]由此，在这些实施方式中，虽然第一扇区位线TBL〈1>和第二扇区位线TBL〈2>中的每一个未被选择，但是第一扇区位线TBL〈1>和第二扇区位线TBL〈2>中的对应一个扇区位线可以被控制为具有地电压VSS。
[0038]而且，在一些实施方式中，在程序操作中，当第一单元位线CBL〈1>、CBL〈3>、…、CBL〈n+l>、CBL〈n+3>、…中的任一个因列地址CADD而被选择并且连接至第一扇区位线TBL<1> 时，所有第二连接开关 CNSW〈2>、...、CNSW〈n>、CNSW〈n+2>、…以及 CNSW〈2n> 可以接通，使得所有第二单元位线CBL〈2>、-XBL<n>,CBL<n+2>,…以及CBL〈2n>可以连接至第二扇区位线TBL〈2>。
[0039]另外，在一些实施方式中，在程序操作中，当第二单元位线CBL〈2>、..., CBL<n>,CBL〈n+2>、…以及CBL〈2n>中的任一个因列地址CADD而被选择并且连接至第二扇区位线TBL<2> 时，所有第一连接开关 CNSW〈1>、CNSW〈3>、...、CNSW〈n+l>、CNSW〈n+3>、…可以接通，使得所有第一单元位线CBL〈1>、CBL〈3>、…、CBL〈n+l>、CBL〈n+3>、…可以连接至第一扇区位线 TBL〈1>。
[0040]在根据本发明的一些实施方式的具有上述结构的NOR型闪存装置中，将基于连接至单元位线CBL〈2>的闪存单元MC〈1，2>被编程的假定来描述单元位线CBL在程序操作中的控制状态。
[0041]在这种情况下，连接至单元位线CBL〈2>的第二连接开关CNSW〈2>被接通。在这种情况下，其余第二开关CNSW〈4>、…、CNSW〈n>、CNSW〈n+2>、…以及CNSW〈2n>可以断开，并且所有第一连接开关 CNSW〈1>、CNSW〈3>、...、CNSW〈n+l>、CNSW〈n+3>、…可以接通。
[0042]此外，现在将描述第一扇区位线TBL〈1>和第二扇区位线TBL〈2>的控制状态。
[0043]第二全局开关GLSW〈2>可以接通，使得可以将程序电压VPRO提供给第二扇区位线TBL〈2>。而且，第一偏置晶体管BITR〈1>可以接通，使得可以将第一扇区位线TBL〈1>控制为地电压VSS。
[0044]结果，在根据本发明的一些实施方式的NOR型闪存装置中，如图5所示，当将程序电压VPRO提供给一个单元位线CBL〈2>时，与该单元位线CBL〈2>相邻设置的单元位线CBL<1>和CBL〈3>可以被控制为不是处于浮置状态，而是具有地电压VSS。
[0045]也就是说，在根据本发明的一些实施方式的NOR型闪存装置中，在程序操作期间被设置为与被编程的单元位线相邻的单元位线可以通过偏置电压来进行控制。由此，在根据本发明的一些实施方式的NOR型闪存装置中，可以减少或消除与被编程的单元位线相邻设置的单元位线的浮置，由此显著减少或消除了程序故障。
[0046]在具有上述构造的NOR型闪存装置中，在程序操作期间被设置为与被编程的单元位线相邻的单元位线可以被控制为具有偏置电压。由此，在根据本发明的一些实施方式的NOR型闪存装置中，可以减少或消除与被编程的单元位线相邻设置的单元位线的浮置，由此显著减少或消除了程序故障。
[0047]本领域技术人员应当明白，在不脱离本发明的精神或范围的情况下，可以对本发明的上述示例性实施方式进行各种修改。由此，本发明旨在覆盖所有这些修改例，只要它们落入所附权利要求书及其等同物的范围内即可。
[0048]相关申请的交叉引用
[0049]本申请要求2013年7月30日提交的韩国专利申请N0.10-2013-0090249的优先权和权益,通过弓I用将其全部内容并入本文。
【权利要求】
1.一种NOR型闪存装置，该NOR型闪存装置包括: 存储器阵列，该存储器阵列包括至少一个存储器扇区，其中，所述至少一个存储器扇区包括第一扇区位线和第二扇区位线，其中，所述存储器阵列包括多个闪存单元，该多个闪存单元被设置在包括顺序地排列的多个单元位线和多个字线的矩阵结构上，并且其中，所述单元位线按顺序被交替地限定为第一单元位线和第二单元位线； 行选择电路，该行选择电路被配置为，被驱动以选择所述多个字线中的与行地址对应的字线； 列选择电路，该列选择电路被配置为，被驱动以选择所述多个单元位线中的与列地址对应的单元位线；以及 程序驱动器电路，该程序驱动器电路被配置为，被驱动以向所选择的单元位线提供程序电压， 其中，所述第一单元位线响应于其列选择信号而连接至所述第一扇区位线，并且 所述第二单元位线响应于其列选择信号而连接至所述第二扇区位线。
2.根据权利要求1所述的NOR型闪存装置，其中，所述至少一个存储器扇区包括: 多个第一连接开关，所述第一连接开关被配置为，被驱动以响应于所述第一单元位线的所述列选择信号而将所述第一单元位线连接至所述第一扇区位线；以及 多个第二连接开关，所述第二连接开关被配置为，被驱动以响应于所述第二单元位线的所述列选择信号而将所述第二单元位线连接至所述第二扇区位线。
3.根据权利要求2所述的NOR型闪存装置，其中，所述至少一个存储器扇区包括: 单元区域，该单元区域中设置有所述闪存单元； 第一连接区域，该第一连接区域中设置有所述第一连接开关；以及 第二连接区域，该第二连接区域中设置有所述第二连接开关， 其中，所述第一连接区域和所述第二连接区域隔着所述单元区域彼此相对地设置。
4.根据权利要求1所述的NOR型闪存装置，其中，所述存储器阵列包括: 第一全局开关，该第一全局开关被配置为，被驱动以将所述第一扇区位线连接至全局位线；以及 第二全局开关，该第二全局开关被配置为，被驱动以将所述第二扇区位线连接至所述全局位线。
5.根据权利要求4所述的NOR型闪存装置，其中，所述存储器阵列包括: 第一偏置晶体管，该第一偏置晶体管被配置为，将所述第一扇区位线驱动至第一偏置电压；以及 第二偏置晶体管，该第二偏置晶体管被配置为，将所述第二扇区位线驱动至第二偏置电压。
6.根据权利要求5所述的NOR型闪存装置，其中，所述第一偏置电压和所述第二偏置电压中的每一个是地电压。
7.根据权利要求1所述的NOR型闪存装置，其中，所述第一单元位线在连接至所述第二单元位线中的任一个的闪存单元的编程期间通过第一偏置电压来进行控制，并且 所述第二单元位线在连接至所述第一单元位线中的任一个的闪存单元的编程期间通过第二偏置电压来进行控制。
8.根据权利要求7所述的NOR型闪存装置，其中，所述第一偏置电压和所述第二偏置电压中的每一个是地电压。
【文档编号】G11C16/30GK104347119SQ201310683893
【公开日】2015年2月11日 申请日期:2013年12月13日 优先权日:2013年7月30日
【发明者】安承汉 申请人:菲德里克斯有限责任公司