半导体器件的制作方法
【专利摘要】一种半导体器件，包括：命令组合电路，适用于产生与写入命令和内部写入命令同步地驱动的组合电平信号；以及列选择电路，所述列选择电路适用于产生脉冲信号和列选择信号，所述脉冲信号包括在组合电平信号的电平转换时刻产生的脉冲。
【专利说明】半导体器件
[0001]相关申请的交叉引用
[0002]本申请要求2013年7月30日向韩国知识产权局提交的申请号为10-2013-0089981的韩国专利申请的优先权，其全部内容通过引用合并于此。
【技术领域】
[0003]本发明的各种实施例涉及一种半导体器件。
【背景技术】
[0004]地址路径包括:行地址路径，其作为字线被行地址选中并且储存在存储器单元中的数据被感测放大器放大的路径；列地址路径，其作为多个输出使能信号中的一个被列地址选中的路径；以及数据路径，其作为数据经由输入和输出线、感测放大器以及数据输出缓冲器传送至外部的路径。关于路径之中的列地址路径的操作(在下文中，被称作为“列操作”)是通过列译码器所构成的列路径电路来控制的。列路径电路执行如下操作:将列地址译码、选择性地将多个输出使能信号中的一个使能、以及将加载在使能的输出使能信号所选中的位线上的数据传送至输入和输出线。
[0005]通常，诸如动态随机存取存储器(DRAM)的半导体存储器件包括多个存储体，每个存储体由分配有相同地址的存储器单元组成。以这种方式配置的半导体存储器件同时输出每个存储体中所包括的并且具有相同地址的存储器单元的数据。为此，列路径电路执行如下的列操作:将列地址译码、选择性地将多个输出使能信号中的一个使能，以及将加载在每个存储体中的由选中的输出使能信号选中的位线上的数据同时传送至输入和输出线。
【发明内容】
[0006]本发明的实施例涉及一种能够稳定地输入和输出数据的半导体器件。
[0007]在一个实施例中，一种半导体器件包括:命令组合电路，适用于产生与写入命令和内部写入命令同步地驱动的组合电平信号；以及列选择电路，适用于产生脉冲信号和列选择信号，所述脉冲信号包括在组合电平信号的电平转换时刻产生的脉冲。
[0008]在一个实施例中，一种半导体器件包括:命令组合电路，适用于产生与读取命令和内部读取命令同步地驱动的组合电平信号；以及列选择电路，适用于产生脉冲信号和列选择信号，所述脉冲信号包括在组合电平信号的电平转换时刻产生的脉冲。
[0009]在一个实施例中，一种半导体器件包括:第一命令组合电路，适用于产生与用于第一存储体的写入命令、内部写入命令、读取命令以及内部读取命令同步地驱动的第一组合电平信号；以及第一列选择电路，适用于产生第一脉冲信号和第一列选择信号，所述第一脉冲信号包括在第一组合电平信号的电平转换时刻产生的脉冲。
[0010]在一个实施例中，一种微处理器包括:控制单元，适用于接收包括命令的信号，并且执行命令的提取或解密、或者输入或输出控制；运算单元，适用于根据控制单元中的命令的解密结果来执行运算；以及存储单元，适用于储存要运算的数据、与运算结果相对应的数据、以及要运算的数据的地址，其中，存储单元包括:命令组合电路，适用于产生与写入命令和内部写入命令同步地驱动的组合电平信号；以及列选择电路，适用于产生包括在组合电平信号的电平转换时刻产生的脉冲的脉冲信号，以及产生列选择信号。
[0011]借助于本公开的上述实施例，因为根据写入命令或读取命令来产生电平信号，并且根据电平信号来产生列选择信号，所以可以稳定地执行数据的输入和输出。
【专利附图】
【附图说明】
[0012]从以下结合附图的详细描述中将更加清楚地理解以上和其他的方面、特征和其他的优点，其中:
[0013]图1是示出根据本公开的一个实施例的半导体器件的配置的框图；
[0014]图2是示出图1中所示的半导体器件中包括的第一电平信号发生块的一个实施例的电路图；
[0015]图3是示出图1中所示的半导体器件中包括的脉冲信号发生块的一个实施例的电路图；
[0016]图4是解释图1中所示的半导体器件的操作的时序图；以及
[0017]图5是示出根据本公开的一个实施例的半导体器件的配置的框图；
[0018]图6是说明根据本发明的一个实施例的将半导体器件合并在微处理器中的框图。
【具体实施方式】
[0019]在下文中，将参照附图来描述本发明的实施例。然而，本实施例仅出于说明性目的，并非意图限制本发明的范围。
[0020]参见图1，根据本公开的一个实施例的半导体器件包括:命令组合电路I和列选择电路2。命令组合电路I包括:第一电平信号发生块11、第二电平信号发生块12、第一延迟块13、第二延迟块14以及驱动块15。列选择电路2包括:缓冲器块21、脉冲信号发生块22、第一列选择信号发生块23以及第二列选择信号发生块24。在一个实施例中，命令组合电路I形成在外围区中，列选择电路2形成存储体区中。外围区，其作为形成有用于控制半导体器件操作的控制电路的区域，可以被设置在芯片的边缘或中心。在存储体区中，设置有半导体器件中的被划分成存储体的单元阵列。被划分成存储体的单元阵列通过存储体地址来访问。
[0021 ] 第一电平信号发生块11适用于产生与写入命令WTCMD和内部写入命令IWTCMD同步地被驱动的写入电平信号WTLEV。每当写入命令WTCMD或内部写入命令IWTCMD产生时，写入电平信号WTLEV被驱动成转换写入电平信号WTLEV的电平。第二电平信号发生块12适用于产生与读取命令RDCMD和内部读取命令IRDCMD同步地被驱动的读取电平信号RDLEV。每当读取命令RDCMD或内部读取命令IRDCMD产生时，读取电平信号RDLEV被驱动成转换读取电平信号RDLEV的电平。第一延迟块13适用于延迟写入电平信号WTLEV，并且产生延迟写入电平信号WTLEVD。第二延迟块14适用于延迟读取电平信号RDLEV，并且产生延迟读取电平信号RDLEVD。驱动块15适用于响应于写入电平信号WTLEV延迟所产生的延迟写入电平信号WTLEVD和读取电平信号RDLEV延迟所产生的延迟读取电平信号RDLEVD而驱动组合电平信号WTRDLEV。当写入电平信号WTLEV或者读取电平信号RDLEV被驱动时，组合电平信号WTRDLEV与延迟写入电平信号WTLEVD或者延迟读取电平信号RDLEVD的电平同步地被驱动。组合电平信号WTRDLEV也可以与读取命令RDCMD和内部读取命令IRDCMD同步地被驱动。另外，每当读取命令RDCMD和/或内部读取命令IRDCMD产生时，组合电平信号WTRDLEV也可以被驱动成转换组合电平信号WTRDLEV的电平。内部写入命令IWTCMD和内部读取命令IRDCMD是以预设的突发长度产生的内部命令。例如，内部写入命令IWTCMD在DDR2中产生为BL8和BL16，在DDR3中产生为BL16。BL8是指突发长度为8。
[0022]缓冲器块21适用于缓冲组合电平信号WTRDLEV，并且产生内部电平信号ILEV。脉冲信号发生块22适用于响应于内部电平信号ILEV而产生脉冲信号HJL。脉冲信号发生块22产生包括与内部电平信号ILEV的电平转换时刻同步地产生的脉冲的脉冲信号I3UL,所述内部电平信号ILEV可以通过缓冲组合电平信号WTRDLEV来产生。第一列选择信号发生块23适用于在用于第一存储体地址BAl的第一列地址CA_BA1输入的情况下从脉冲信号PUL产生第一列选择信号YII。第二列选择信号发生块24适用于在用于第二存储体地址BA2的第二列地址CA_BA2输入的情况下从脉冲信号PUL产生第二列选择信号Π2。第一列选择信号YIl是这样的信号，其用于控制设置在输入线和输出线之间的开关，以将数据输入至被用于第一存储体地址BAl的第一列地址CA_BA1访问的单元和从所述单元输出数据。第二列选择信号YI2是这样的信号，其用于控制设置在输入线和输出线之间的开关，以将数据输入至被用于第二存储体地址BA2的第二列地址CA_BA2访问的单元和从所述单元输出数据。
[0023]参见图2，第一电平信号发生块11包括:第一逻辑单元111、第二逻辑单元112、以及电平传送单元113。电平传送单元113包括:第一锁存器部114、传输元件115、第二锁存器部116、缓冲器部117、以及反馈部118。第一逻辑单元111包括或非(NOR)门NORll和反相器IVlI，并且适用于在写入命令WTCMD或内部写入命令IWTCMD被产生成逻辑高电平的情况下产生逻辑高电平的传输控制信号TC和逻辑低电平的反相传输控制信号TCB。第二逻辑单元112包括反相器IV12和IV13，并且适用于缓冲加电信号PWRUP以及产生初始化信号INT和反相初始化信号INTB。加电信号PWRUP是电源电压VDD达到预定的电平之后从逻辑高电平转换成逻辑低电平的信号。在施加电源电压VDD并且电源电压VDD达到预定的电平之后，初始化信号INT可以被设定成逻辑低电平，反相初始化信号INTB可以被设定成逻辑高电平。尽管在实施例中描述了通过加电信号PWRUP来设定初始化信号INT和反相初始化信号INTB的电平，但是可以设定成使得初始化信号INT和反相初始化信号INTB在根据实施例的各种条件下具有预定的电平。第一锁存器部114包括与非(NAND)门NANDll和反相器IV14。当逻辑高电平的传输控制信号TC和逻辑低电平的反相传输控制信号TCB输入时，反相器IV14反相缓冲节点ndll的信号，并且将所得的信号施加至与非门NAND11。当逻辑高电平的传输控制信号TC和逻辑低电平的反相传输控制信号TCB输入时，传输元件115传送节点ndll的信号。还示出了节点ndl2。另外，第二锁存器部116包括或非(NOR)门N0R12和反相器IV15。当逻辑低电平的传输控制信号TC和逻辑高电平的反相传输控制信号TCB输入时，反相器IV15反相缓冲节点ndl3的信号，并且将所得的信号施加至或非门NORl20缓冲器部117适用于缓冲节点ndl3的信号并且产生写入电平信号WTLEV。反馈部118适用于在逻辑低电平的传输控制信号TC和逻辑高电平的反相传输控制信号TCB输入时反相缓冲节点ndl3的信号，并且将所得的信号施加至与非门NAND11。
[0024]以下将描述如上所述来配置的第一电平信号发生块11的操作。在电源电压VDD达到预定的电平之前，通过逻辑高电平的初始化信号INT和逻辑低电平的反相初始化信号INTB，节点ndll可以被初始化成逻辑高电平，节点ndl3和写入电平信号WTLEV可以被初始化成逻辑低电平。在电源电压VDD达到预定的电平之后，通过逻辑低电平的初始化信号INT和逻辑高电平的反相初始化信号INTB，与非门NANDll和或非门N0R12可以如同反相器来操作，并且反相缓冲输入信号以及输出所得的信号。在这种状态下，在写入命令WTCMD或内部写入命令IWTCMD被产生成逻辑高电平的情况下，传输元件115可以被逻辑高电平的传输控制信号TC和逻辑低电平的反相传输控制信号TCB导通。在最初地产生写入命令WTCMD或内部写入命令IWTCMD的情况下，被初始化成逻辑低电平的写入电平信号WTLEV可以被驱动成转换为逻辑高电平。如果第二次产生写入命令WTCMD或者内部写入命令IWTCMD，则逻辑高电平的写入电平信号WTLEV可以被驱动成转换为逻辑低电平。每当写入命令WTCMD或者内部写入命令IWTCMD产生时写入电平信号WTLEV转换写入电平信号WTLEV的电平的原因在于，在未产生写入命令WTCMD或内部写入命令IWTCMD时，节点ndl3的信号可以被反馈部118反相缓冲并且可以被输入至与非门NANDll以转换节点ndll的电平。
[0025]如从以上描述可以容易地看出，第一电平信号发生块11产生写入电平信号WTLEV,每当写入命令WTCMD或内部写入命令IWTCMD产生时，所述写入电平信号WTLEV被驱动成转换所述写入电平信号WTLEV的电平。由于第二电平信号发生块12可以由本领域技术人员通过图2中所示的第一电平信号发生块11的配置容易地实现，所以在本文中将省略其配置和操作的详细描述。
[0026]参见图3，脉冲信号发生块22包括:设定信号发生单元221、脉冲输出单元222以及延迟单元223。设定信号发生单元221包括:反相延迟部224、第一电平感测部225、第二电平感测部226、以及感测输出部227。设定信号发生单元221可以适用于产生每当内部电平信号ILEV的电平转换时被使能的设定信号SET。反相延迟部224适用于将内部电平信号ILEV反相并延迟，并且产生延迟和反相内部电平信号ILEVDB。第一电平感测部225包括传输门，所述传输门通过电源电压VDD和接地电压VSS来操作，并且第一电平感测部225适用于在内部电平信号ILEV以及延迟和反相内部电平信号ILEVDB都为逻辑低电平时感测并且输出逻辑高电平。第二电平感测部226适用于在内部电平信号ILEV以及延迟和反相内部电平信号ILEVDB都为逻辑高电平时感测并且输出逻辑高电平。感测输出部227适用于输出设定信号SET，所述设定信号SET在第一电平感测部225或第二电平感测部226输出逻辑高电平时而被使能成逻辑低电平。脉冲输出单元222适用于输出脉冲信号TOL，所述脉冲信号PUL可以在设定信号SET被使能成逻辑低电平时而被使能成逻辑高电平，以及可以在复位信号RST被使能成逻辑低电平时被禁止成逻辑低电平。脉冲输出单元222可以适用于与设定信号SET和复位信号RST同步地产生脉冲信号TOL。由于复位信号RST是随着经由延迟单元223延迟脉冲信号PUL而产生的，所以脉冲信号I3UL中包括的脉冲的脉冲宽度由延迟单元223的延迟周期来设定。脉冲信号发生块22在内部电平信号ILEV的电平转换的时刻产生脉冲信号PUL，所述脉冲信号PUL包括具有与延迟单元223的延迟周期相对应的脉冲宽度的脉冲。
[0027]以下将参照图4来描述如以上参照图1至图3所述来配置的根据一个实施例的半导体器件的操作，假设写入命令WTCMD被连续地输入3次。
[0028]首先，在til时刻，当第一次输入写入命令WTCMD时，初始化为逻辑低电平的写入电平信号WTLEV可以被驱动成将写入电平信号WTLEV的电平转换成逻辑高电平。组合电平信号WTRDLEV被写入电平信号WTLEV延迟第一延迟时段tdl所产生的延迟写入电平信号WTLEVD驱动成逻辑高电平。组合电平信号WTRDLEV在外围区中产生，并且被传送至存储体区。由于组合电平信号WTRDLEV是电平信号，所以即使外围区和存储体区被形成为彼此远离，因此与脉冲信号相比也可以稳定地传送组合电平信号WTRDLEV。列选择电路2可以被施加组合电平信号WTRDLEV并且产生内部电平信号ILEV，以及在从内部电平信号ILEV自逻辑低电平转换成逻辑高电平的时刻经过了第二延迟时段td2时，产生包括具有第一脉冲宽度PWl的脉冲的脉冲信号PUL。在用于第一存储体地址BAl的第一列地址CA_BA1输入的情况下，从脉冲信号PUL产生第一列选择信号YII。
[0029]接着，在tl2时刻，当第二次输入写入命令WTCMD时，逻辑高电平的写入电平信号WTLEV可以被驱动成将写入电平信号WTLEV的电平转换成逻辑低电平。组合电平信号WTRDLEV被写入电平信号WTLEV延迟第一延迟时段tdl所产生的延迟写入电平信号WTLEVD驱动成逻辑低电平。列选择电路2被施加组合电平信号WTRDLEV并且产生内部电平信号ILVE ;在从内部电平信号ILEV自逻辑高电平转换成逻辑低电平的时刻经过了第三延迟时段td3时，可以产生包括具有第二脉冲宽度PW2的脉冲的脉冲信号TOL。在用于第一存储体地址BAl的第一列地址CA_BA1输入的情况下，从脉冲信号PUL产生第一列选择信号YI1。根据一个实施例，第二延迟时段td2和第三延迟时段td3可以被设定成彼此相同或不同。根据一个实施例，第一脉冲宽度PWl和第二脉冲宽度PW2可以被设定成彼此相同或不同。
[0030]最后，在tl3时刻，当第三次输入写入命令WTCMD时，逻辑低电平的写入电平信号WTLEV可以被驱动成将写入电平信号WTLEV的电平转换成逻辑高电平。与til时刻相似，组合电平信号WTRDLEV经由被延迟写入电平信号WTLEVD驱动而传送。在用于第一存储体地址BAl的第一列地址CA_BA1输入的情况下，从脉冲信号PUL产生第一列选择信号YII。
[0031]即使在输入内部写入命令IWTCMD而不是写入命令WTCMD的情况下，也可以采用相同的方式应用半导体器件的上述操作。
[0032]如从以上描述显然的是，根据一个实施例的半导体器件产生组合电平信号WTRDLEV,所述组合电平信号WTRDLEV在写入命令WTCMD、内部写入命令IWTCMD、读取命令RDCMD、内部读取命令IRDCMD中的一个命令输入时被驱动成预定的电平。组合电平信号WTRDLEV从外围区传送至用于产生列选择信号的存储体区。由于组合电平信号WTRDLEV是电平信号，所以与脉冲信号相比可以被稳定地传送。因此，由于可以从组合电平信号WTRDLEV稳定地产生列选择信号，所以可以防止在数据输入和输出操作中可能发生的误操作。
[0033]参见图5，根据本公开的一个实施例的半导体器件包括:第一命令组合电路3、第一列选择电路4、第二命令组合电路5、以及第二列选择电路6。第一命令组合电路3包括:第一存储体译码器31、第一写入电平信号发生块32、第一读取电平信号发生块33、第一延迟块34、第二延迟块35、以及第一驱动块36。第一列选择电路4包括:第一缓冲器块41、第一脉冲信号发生块42、以及第一列选择信号发生块43。第二命令组合电路5包括:第二存储体译码器51、第二写入电平信号发生块52、第二读取电平信号发生块53、第三延迟块54、第四延迟块55以及第二驱动块56。第二列选择电路6包括:第二缓冲器块61、第二脉冲信号发生块62、以及第二列选择信号发生块63。
[0034]第一存储体译码器31适用于:在用于访问第一存储体(未示出)的第一存储体地址BAl输入的状态下产生写入命令WTCMD和内部写入命令IWTCMD的情况下，产生第一存储体写入命令WTCMD_BA1。第一存储体译码器31适用于:在第一存储体地址BAl输入的状态下产生读取命令RDCMD和内部读取命令IRDCMD的情况下，产生第一存储体读取命令RDCMD_BAl。第一写入电平信号发生块32适用于:每当第一存储体写入命令WTCMD_BA1产生时，驱动第一写入电平信号WTLEVl以转换第一写入电平信号WTLEVl的电平。第一读取电平信号发生块33适用于:每当第一存储体读取命令RDCMD_BA1产生时，驱动第一读取电平信号RDLEVl以转换第一读取电平信号RDLEVl的电平。第一延迟块34适用于延迟第一写入电平信号WTLEVl并且产生第一延迟写入电平信号WTLEVD1。第二延迟块35适用于延迟第一读取电平信号RDLEVl并且产生第一延迟读取电平信号RDLEVD1。第一驱动块36适用于响应于可通过延迟第一写入电平信号WTLEVl而产生的第一延迟写入电平信号WTLEVD1和可通过延迟第一读取电平信号RDLEVl而产生的第一延迟读取电平信号RDLEVD1而驱动第一组合电平信号WTRDLEV1。当第一写入电平信号WTLEVl或者第一读取电平信号RDLEVl被驱动时，第一组合电平信号WTRDLEV1与第一延迟写入电平信号WTLEVD1和第一延迟读取电平信号RDLEVD1的电平同步地被驱动。第一命令组合电路3可以适用于产生第一组合电平信号WTRDLEV1，所述第一组合电平信号WTRDLEV1可以与用于第一存储体的写入命令WTCMD、内部写入命令IWTCMD、读取命令RDCMD以及内部读取命令IRDCMD同步地被驱动。
[0035]第一缓冲器块41适用于缓冲第一组合电平信号WTRDLEV1并且产生第一内部电平信号ILEVl。第一脉冲信号发生块42适用于响应于可通过缓冲第一组合电平信号WTRDLEV1而产生的第一内部电平信号ILEVl而产生第一脉冲信号I3ULl。第一脉冲信号发生块42产生第一脉冲信号I3ULl,所述第一脉冲信号PULl包括与第一内部电平信号ILEVl的电平转换时刻同步地产生的脉冲，以及也可以与第一组合电平信号WTRDLEV1的电平转换时刻同步。第一列选择信号发生块43适用于在第一列地址CA_BA1和第一存储体地址BAl输入的情况下从第一脉冲信号PULl产生第一列选择信号YII。
[0036]第二存储体译码器51适用于:在用于访问第二存储体(未示出)的第二存储体地址BA2输入的状态下产生写入命令WTCMD和内部写入命令IWTCMD的情况下，产生第二存储体写入命令WTCMD_BA2。第二存储体译码器51适用于:在第二存储体地址BA2输入的状态下产生读取命令RDCMD和内部读取命令IRDCMD的情况下，产生第二存储体读取命令RDCMD_BA2。第二写入电平信号发生块52适用于:每当第二存储体写入命令WTCMD_BA2产生时，驱动第二写入电平信号WTLEV2以转换第二写入电平信号WTLEV2的电平。第二读取电平信号发生块53适用于:每当第二存储体读取命令RDCMD_BA2产生时，驱动第二读取电平信号RDLEV2以转换第二读取电平信号RDLEV2电平。第三延迟块54适用于延迟第二写入电平信号WTLEV2并且产生第二延迟写入电平信号WTLEVD2。第四延迟块55适用于延迟第二读取电平信号RDLEV2并且产生第二延迟读取电平信号RDLEVD2。第二驱动块56适用于响应于第二延迟写入电平信号WTLEVD2和第二延迟读取电平信号RDLEVD2而驱动第二组合电平信号WTRDLEV2。当第二写入电平信号WTLEV2或者第二读取电平信号RDLEV2被驱动时，第二组合电平信号WTRDLEV2可以与第二延迟写入电平信号WTLEVD2和第二延迟读取电平信号RDLEVD2的电平同步地被驱动。因此，第二命令组合电路5可以适用于产生与用于第二存储体的写入命令WTCMD、内部写入命令IWTCMD、读取命令RDCMD、内部读取命令IRDCMD同步地驱动的第二组合电平信号WTRDLEV2。
[0037]第二缓冲器块61适用于缓冲第二组合电平信号WTRDLEV2并且产生第二内部电平信号ILEV2。第二脉冲信号发生块62适用于响应于第二内部电平信号ILEV2而产生第二脉冲信号PUL2。第二脉冲信号发生块62产生第二脉冲信号PUL2，所述第二脉冲信号PUL2包括与第二内部电平信号ILEV2的电平转换时刻同步地产生的脉冲。第二脉冲信号PUL2也可以具有在第二组合电平信号WTRDLEV2的电平转换时刻产生的脉冲。第二列选择信号发生块63适用于在第二列地址CA_BA2和第二存储体地址BA2输入的情况下从第二脉冲信号PUL2产生第二列选择信号YI2。
[0038]如从以上描述显然的是，根据一个实施例的半导体器件在写入命令WTCMD、内部写入命令IWTCMD、读取命令RDCMD以及内部读取命令IRDCMD中的一个命令输入时，产生被驱动成预定电平的用于每个存储体的组合电平信号WTRDLEV。也就是说，产生第一组合电平信号WTRDLEV1以产生用于第一存储体的第一列地址的第一列选择信号YII，以及产生第二组合电平信号WTRDLEV2以产生用于第二存储体的第二列地址的第二列选择信号YI2。第一组合电平信号WTRDLEV1和第二组合电平信号WTRDLEV2从外围区传送至用于产生第一列选择信号YIl和第二列选择信号YI2的存储体区。由于第一组合电平信号WTRDLEV1和第二组合电平信号WTRDLEV2中的每个是电平信号，所以与脉冲信号相比可以被稳定地传送。因此，由于可以从第一组合电平信号WTRDLEV1和第二组合电平信号WTRDLEV2产生第一列选择信号YIl和第二列选择信号?2，所以可以防止在数据输入和输出操作中可能发生的误操作。
[0039]参见图6，微处理器1000可以从各种外部装置接收数据、处理数据、以及将处理的结果传送至外部装置。微处理器1000可以包括:存储单元1010、运算单元1020以及控制单元1030。微处理器1000可以是各种处理装置，诸如中央处理单元(CPU)、图像处理单元(GPU )、数字信号处理器(DSP )、或者应用处理器(AP )。
[0040]存储单元1010可以是可将数据储存在微处理器1000中的单元，并且可以包括各种寄存器。存储单元1010可以暂时储存要在运算单元1020中被运算的数据、在运算单元1020中执行的所得数据、以及储存有要运算的数据的地址。存储单元1010可以包括根据上述实施例的半导体器件。
[0041]运算单元1020可以在微处理器1000中执行运算，并且根据控制单元1030中的命令的解密结果来执行各种四则算数运算或逻辑运算。运算单元1020可以包括一个或更多个算术和逻辑单元(ALU)。
[0042]控制单元1030可以从存储单元1010、运算单元1020、或者微处理器1000的外部装置接收信号，以及可以执行命令的提取或解密、或者输入或输出控制，以及执行以程序形式的处理。
[0043]根据本实施例的微处理器1000还可以包括高速缓冲存储单元1040，其适用于暂时储存从存储单元1010以外的外部装置输入的数据或者要输出至外部装置的数据。高速缓冲存储单元1040可以经由总线接口 1050从存储单元1010、运算单元1020以及控制单元1030交换数据。
[0044]以上已经出于示例性的目的公开了本发明的实施例。本领域的技术人员将理解的是，在不脱离所附权利要求所公开的本发明的范围与精神的情况下，可以进行不同的修改、增加以及替换。
[0045]通过以上实施例可以看出，本申请提供了以下的技术方案。
[0046]1.一种半导体器件，包括:
[0047]命令组合电路，所述命令组合电路适用于产生与写入命令和内部写入命令同步地驱动的组合电平信号；以及
[0048]列选择电路，所述列选择电路适用于产生脉冲信号和列选择信号，所述脉冲信号包括在所述组合电平信号的电平转换时刻产生的脉冲。
[0049]2.如技术方案I所述的半导体器件，其中，所述内部写入命令以预设的突发长度产生。
[0050]3.如技术方案I所述的半导体器件，其中，所述组合电平信号与读取命令和内部读取命令同步地驱动。
[0051]4.如技术方案3所述的半导体器件，其中，所述内部读取命令以预设的突发长度产生。
[0052]5.如技术方案4所述的半导体器件，其中，所述命令组合电路包括:
[0053]第一电平信号发生块，所述第一电平信号发生块适用于产生在所述写入命令或所述内部写入命令产生时被驱动的写入电平信号；
[0054]第二电平信号发生块，所述第二电平信号发生块适用于产生在所述读取命令或所述内部读取命令产生时被驱动的读取电平信号；以及
[0055]驱动块，所述驱动块适用于响应于延迟的写入电平信号和延迟的读取电平信号而驱动所述组合电平信号。
[0056]6.如技术方案5所述的半导体器件，其中，每当所述写入命令或者所述内部写入命令产生时，所述写入电平信号被驱动成转换所述所述写入电平信号的电平。
[0057]7.如技术方案6所述的半导体器件，其中，每当所述读取命令或者所述内部读取命令产生时，所述读取电平信号被驱动成转换所述读取电平信号的电平。
[0058]8.如技术方案I所述的半导体器件，其中，所述列选择电路在第一存储体的第一列地址输入时从所述脉冲信号产生第一列选择信号，以及在第二存储体的第二列地址输出时从所述脉冲信号产生第二列选择信号。
[0059]9.如技术方案8所述的半导体器件，其中，所述列选择电路包括:
[0060]脉冲信号发生块，所述脉冲信号发生块适用于与缓冲所述组合电平信号而产生的内部电平信号同步地产生所述脉冲信号；
[0061]第一列选择信号发生块，所述第一列选择信号发生块适用于在所述第一存储体的所述第一列地址输入时从所述脉冲信号产生所述第一列选择信号；以及
[0062]第二列选择信号发生块，所述第二列选择信号发生块适用于在所述第二存储体的所述第二列地址输入时从所述脉冲信号产生所述第二列选择信号。
[0063]10.如技术方案8所述的半导体器件，其中，所述脉冲信号发生块包括:
[0064]设定信号发生单元，所述设定信号发生单元适用于产生每当所述内部电平信号的电平转换时被使能的设定信号；
[0065]脉冲输出单元，所述脉冲输出单元适用于与所述设定信号和复位信号同步地产生所述脉冲信号；以及
[0066]延迟单元，所述延迟单元适用于延迟所述脉冲信号以及产生所述复位信号。
[0067]11.一种半导体器件，包括:
[0068]命令组合电路，所述命令组合电路适用于产生与读取命令和内部读取命令同步地驱动的组合电平信号；以及
[0069]列选择电路，所述列选择电路适用于产生脉冲信号和列选择信号，所述脉冲信号包括在所述组合电平信号的电平转换时刻产生的脉冲。
[0070]12.如技术方案11所述的半导体器件，其中，所述内部读取命令以预设的突发长度产生。
[0071]13.如技术方案11所述的半导体器件，其中，每当所述读取命令或者所述内部读取命令产生时，所述组合电平信号被驱动成转换所述组合电平信号的电平。
[0072]14.如技术方案11所述的半导体器件，其中，所述列选择电路在第一存储体的第一列地址时输入从所述脉冲信号产生第一列选择信号，以及在第二存储体的第二列地址输入时从所述脉冲信号产生第二列选择信号。
[0073]15.如技术方案14所述的半导体器件，其中，所述列选择电路包括:
[0074]脉冲信号发生块，所述脉冲信号发生块适用于与缓冲所述组合电平信号而产生的内部电平信号同步地产生所述脉冲信号；
[0075]第一列选择信号发生块，所述第一列选择信号发生块适用于在所述第一存储体的所述第一列地址输入的情况下从所述脉冲信号产生所述第一列选择信号；以及
[0076]第二列选择信号发生块，所述第二列选择信号发生块适用于在所述第二存储体的所述第二列地址输入的情况下从所述脉冲信号产生所述第二列选择信号。
[0077]16.—种半导体器件，包括:
[0078]第一命令组合电路，所述第一命令组合电路适用于产生与用于第一存储体的写入命令、内部写入命令、读取命令以及内部读取命令同步地驱动的第一组合电平信号；以及
[0079]第一列选择电路，所述第一列选择电路适用于产生第一脉冲信号和第一列选择信号，所述第一脉冲信号包括在所述第一组合电平信号的电平转换时刻产生的脉冲。
[0080]17.如技术方案16所述的半导体器件，其中，所述内部写入命令和所述内部读取命令以预设的突发长度产生。
[0081]18.如技术方案16所述的半导体器件，其中，所述第一命令组合电路包括:
[0082]第一存储体译码器，所述第一存储体译码器适用于在用于所述第一存储体的写入命令或内部写入命令产生时产生第一存储体写入命令，以及在用于所述第一存储体的读取命令或内部读取命令产生时产生第一存储体读取命令；
[0083]第一电平信号发生块，所述第一电平信号发生块适用于产生响应于所述第一存储体写入命令而被驱动的第一电平信号；
[0084]第二电平信号发生块，所述第二电平信号发生块适用于产生响应于所述第一存储体读取命令而被驱动的第二电平信号；以及
[0085]驱动块，所述驱动块适用于响应于延迟所述第一电平信号而产生的第一延迟电平信号和延迟所述第二电平信号而产生的第二延迟电平信号来驱动所述第一组合电平信号。
[0086]19.如技术方案18所述的半导体器件，其中，所述第一列选择电路包括:
[0087]脉冲信号发生块，所述脉冲信号发生块适用于与缓冲所述第一组合电平信号而产生的第一内部电平信号同步地产生所述第一脉冲信号；以及
[0088]第一列选择信号发生块，所述第一列选择信号发生块适用于在第一列地址输入的情况下从所述第一脉冲信号产生所述第一列选择信号。
[0089]20.如技术方案16所述的半导体器件，还包括:
[0090]第二命令组合电路，所述第二命令组合电路适用于产生与用于第二存储体的写入命令、内部写入命令、读取命令以及内部读取命令同步地驱动的第二组合电平信号；以及
[0091]第二列选择电路，所述第二列选择电路适用于产生第二脉冲信号以及响应于第二列地址而从所述第二脉冲信号产生第二列选择信号，所述第二脉冲信号包括在所述第二组合电平信号的电平转换时刻产生的脉冲。
【权利要求】
1.一种半导体器件,包括: 命令组合电路，所述命令组合电路适用于产生与写入命令和内部写入命令同步地驱动的组合电平信号；以及 列选择电路，所述列选择电路适用于产生脉冲信号和列选择信号，所述脉冲信号包括在所述组合电平信号的电平转换时刻产生的脉冲。
2.如权利要求1所述的半导体器件，其中，所述内部写入命令以预设的突发长度产生。
3.如权利要求1所述的半导体器件，其中，所述组合电平信号与读取命令和内部读取命令同步地驱动。
4.如权利要求3所述的半导体器件，其中，所述内部读取命令以预设的突发长度产生。
5.如权利要求4所述的半导体器件，其中，所述命令组合电路包括: 第一电平信号发生块，所述第一电平信号发生块适用于产生在所述写入命令或所述内部写入命令产生时被驱动的写入电平信号； 第二电平信号发生块，所述第二电平信号发生块适用于产生在所述读取命令或所述内部读取命令产生时被驱动的读取电平信号；以及 驱动块，所述驱动块适用于响应于延迟的写入电平信号和延迟的读取电平信号而驱动所述组合电平信号。
6.如权利要求5所述的半导体器件，其中，每当所述写入命令或者所述内部写入命令产生时，所述写入电平信号被驱动成转换所述所述写入电平信号的电平。
7.如权利要求6所述的半导体器件，其中，每当所述读取命令或者所述内部读取命令产生时，所述读取电平信号被驱动成转换所述读取电平信号的电平。
8.如权利要求1所述的半导体器件，其中，所述列选择电路在第一存储体的第一列地址输入时从所述脉冲信号产生第一列选择信号，以及在第二存储体的第二列地址输出时从所述脉冲信号产生第二列选择信号。
9.如权利要求8所述的半导体器件，其中，所述列选择电路包括: 脉冲信号发生块，所述脉冲信号发生块适用于与缓冲所述组合电平信号而产生的内部电平信号同步地产生所述脉冲信号； 第一列选择信号发生块，所述第一列选择信号发生块适用于在所述第一存储体的所述第一列地址输入时从所述脉冲信号产生所述第一列选择信号；以及 第二列选择信号发生块，所述第二列选择信号发生块适用于在所述第二存储体的所述第二列地址输入时从所述脉冲信号产生所述第二列选择信号。
10.如权利要求8所述的半导体器件，其中，所述脉冲信号发生块包括: 设定信号发生单元，所述设定信号发生单元适用于产生每当所述内部电平信号的电平转换时被使能的设定信号； 脉冲输出单元，所述脉冲输出单元适用于与所述设定信号和复位信号同步地产生所述脉冲信号；以及 延迟单元，所述延迟单元适用于延迟所述脉冲信号以及产生所述复位信号。
【文档编号】G11C11/4063GK104347106SQ201310682986
【公开日】2015年2月11日 申请日期:2013年12月12日 优先权日:2013年7月30日
【发明者】李京夏 申请人:爱思开海力士有限公司