一种区间匹配cam单元电路及其组成的rcam存储器的制造方法
【专利摘要】本发明涉及集成电路制造【技术领域】，一种区间匹配CAM单元电路及其组成的RCAM存储器，所述高电压摆幅大于区间匹配单元GERMC电路中，第五NMOS管MN5与第一PMOS管MP1互补组合，MP1栅极与D#端相连，源极与第三输入SL相连，第六NMOS管MN6与第二PMOS管MP2互补组合，MP2栅极与D端相连，源极与第四输入SL#相连，两个相互串联组合管之间连接的节点处均与第一、第二NMOS管MN1、MN2的栅极相连，第三NMOS管MN3的漏极与第二输入GE?path相连，其栅极与D#端相连。本发明引入两个PMOS管将传输管MN5与MN6变成传输门，提高了P点电压摆幅，可以达到电源电压VDD，使等于链与大于链的信号传输速度增加，电路速度变快，同时也提高了单元电路的鲁棒性，提高了抗噪声能力。
【专利说明】—种区间匹配CAM单元电路及其组成的RCAM存储器
【技术领域】
[0001 ] 本发明涉及集成电路制造【技术领域】，更具体地说，涉及一种区间匹配CAM( ContentAddressable Memory,按内容寻址存储器)单元电路及其组成的RCAM (Range ContentAddressable Memory,区间匹配按内容寻址存储器)存储器。
【背景技术】
[0002]随着互联网技术的突飞猛进，网络流量持续增大，网络速度不断提高，这就要求互联网硬件设备不断更新来满足网络高速发展的需要。对于一个IPV4数据包，端口查找操作通常采用RCAM电路来完成，这就对RCAM电路速度与功耗等性能提出了更高的要求。高性能RCAM电路的设计对高速网络的支持具有重要的意义。国内外对RCAM的研究已经很早展开，相关研究见文献综述部分:
[0003]【1】SPITZNAGEL，E.，TAYL0R，D.,AND TURNER, J.2003.Packet classificationusing extended TCAMs.1n Proceedings of the IEEE International Conference onNetwork Protocol, 120-131.[0004]提出了 extended TCAM概念，设计了一种区间检测电路单元。但是此单元是静态结构并且每个单元需要32个晶体管，电路性能有限。
[0005]【2】KIM, Y.-D.，AHN, H.-S.，PARK, J.-Y.，AND JE0NG, D.-K.2006.AStorage-andPower-Efficient Range-Matching TCAM for Packet Classification.1n Proceedings ofthe ISSCC Dig.Tech.Paper，168-169.[0006]提出了新型的区间匹配单元，可以有效地解决TCAM进行去检查找操作引起的存储效率低的问题，但是由于依然是静态的存储结构，电路速度慢。
[0007]【3】SHARMA，M.，THUUMMALAPALLY,D.R.，AND DHANARAJ, T.2004.Range check celland a method for the use thereof.US Patent6，766，317.[0008]【4】PEREIRA，J.P.2006.Content Addressable Memory with Range CompareFunction.US Patent7，035，968.[0009]【3】与【4】分别提出了动态的区间匹配结构，区间匹配单元管子数量少，电路简洁。但是电路匹配线工作在串行模式下，电路的关键路径很长导致了电路速度慢。
[0010]【5】KIM,Y.-D.，AHN, H.-S.，PARK, J.-Y.，AND YEN, C.2008.AHigh-SpeedRange-Matching TCAM for Storage-Efficient Packet Classification.1EEETransaction on Circuit and Systems-1, 56, 6, 1221-1230.,
[0011]本文提出了静态与动态的区间匹配单元，并且针对性能较好的动态区间匹配单元，设计了一种PDML匹配线电路结构，电路所用管子数量更少并且PDML可以使得后级电路预放电使得电路求值速度加快。但是匹配线没有解决优先级问题并且依然是串行工作模式，所以此种电路匹配线功耗很大，关键路径也很长导致电路速度受限。
[0012]【6】ZHANG,J.-ff.，YU, M.-Y.，LIU, B.-D.，AND HUANG, X.-F.2009.AHigh-Speed andEDP-Efficient Range-Matching Scheme for Packet Classification.1EEE Transactionon Circuit and System-1Ij 56, 9, 729-733.[0013]本文根据数据大小关系创新的设计出了等于链与大于链分开的匹配线电路结构，并相应的提出了区间匹配单元。两链分开的电路结构可以方便的解决电路优先级问题，降低后级电路翻转速率，同时利用虚地效应提高电路的求值速度。但是由于单元内部反相器存在漏电以及电路依然工作在串行模式下，这导致电路的功耗较大以及速度受限。
[0014]【7】张建伟，吴国强，吴志刚，沙建军，2011。具有区间匹配功能的CAM存储单元、字电路及存储器。实用新型专利，201120190934
[0015]本文提出了一种低漏电的RCAM匹配单元以及改进的双PF-CDPD(Pseudo-Footless Clock-and-Data Precharged Dynamic gate,虚地的时钟数据预充电动态门电路)匹配链的结构。电路显著的减小了匹配单元存在的泄漏电流的问题，但是匹配单元内部节点由于存在阈值电压大小的压降导致电路抗噪声能力不佳，同时由于求值时采用串联工作的模式，电路速度受限。
【发明内容】
[0016]为了克服已有技术存在的不足，本发明目的是提供一种区间匹配CAM单元电路及其组成的RCAM存储器。通过改进目前最新的区间匹配CAM单元电路，简写为区间匹配单元(Range Matching Cell,RMC),提出了一种新型的级联RMC单元电路与动静结合的匹配线结构，新的电路可以有效的提高电路的抗噪声能力，同时提高速度，兼顾功耗开销。
[0017]为了实现上述发明目的，解决已有技术中存在的问题，本发明采取的技术方案是:一种区间匹配CAM单元电路，选自大于区间匹配单元GERMC电路、小于区间匹配单元LERMC电路、高电压摆幅大于区间匹配单元GERMC电路或高电压摆幅小于区间匹配单元LERMC电路中的一种，在上述电路中，两个头尾相连的反相器作为数据存储单元的一端称为D端，另一端称为m端，所述D#端是D端的逻辑非。
`[0018]所述大于区间匹配单元GERMC电路中的第三NMOS管丽3的漏极与第二输入GEpath相连，其栅极与D#端相连，所述第三NMOS管MN3的源极与第四NMOS管MN4的漏极相连，其源极接地，栅极与第三输入SL相连。
[0019]所述小于区间匹配单元LERMC电路中的第三NMOS管丽3的漏极与第二输入GEpath相连，其栅极与D端相连，所述第三NMOS管MN3的源极与第四NMOS管MN4的漏极相连，其源极接地，栅极与第四输入SL#相连，所述SL#是SL的逻辑非。
[0020]所述高电压摆幅大于区间匹配单元GERMC电路中，第五NMOS管丽5与第一 PMOS管MPl互补组合，第一 PMOS管MPl栅极与D#端相连，源极与第三输入SL相连，第六NMOS管MN6与第二 PMOS管MP2互补组合，第二 PMOS管MP2栅极与D端相连，源极与第四输入SL#相连，两个相互串联组合管之间连接的节点处均与第一 NMOS管丽I和第二 NMOS管丽2的栅极相连，第三NMOS管丽3的漏极与第二输入GE path相连，其栅极与D#端相连，所述第三NMOS管MN3的源极与第四NMOS管MN4的漏极相连，其源极接地，栅极与第三输入SL相连。
[0021 ] 所述高电压摆幅小于区间匹配单元LERMC电路中，第五NMOS管丽5与第一 PMOS管MPl互补组合，第一 PMOS管MPl栅极与D#端相连，源极与第三输入SL相连，第六NMOS管MN6与第二 PMOS管MP2互补组合，第二 PMOS管MP2栅极与D端相连，源极与第四输入SL#相连，两个相互串联组合管之间连接的节点处均与第一 NMOS管丽I和第二 NMOS管丽2的栅极相连，第三NMOS管MN3的漏极与第二输入GE path相连，其栅极与D端相连，所述第三NMOS管MN3的源极与第四NMOS管MN4的漏极相连，所述第四NMOS管MN4的源极接地，栅极与第四输入SL#相连。
[0022]一种区间匹配CAM单元电路组成的RCAM存储器，包括第一级级联的RMC单元电路100、n个后级级联的RMC单元电路101及结果处理单元电路102，其中，后级级联级数n=l、
2、3…正整数。所述第一级级联的RMC单元电路100包括等于链EQ_Chain电路200、大于链GE_Chain电路201，m个电路204和一个电路205，其中，电路204级联级数m=l、2、3…正整数。所述后级级联的RMC单元电路101包括等于链EQ_Chain电路202，大于链GE_Chain电路203，m个电路204和一个电路205，其中，电路204级联级数m=l、2、3...正整数。所述第一级级联的RMC单元电路100中的等于链EQ_Chain电路200的输出EQ_G3分别与第二级电路101中的等于链EQ_Chain电路202的evl端及大于链GE_Chain电路203的evl端连接，所述第二级电路101中的等于链EQ_Chain电路202的输出EQ_G2分别与第三级电路101中的等于链EQ_Chain电路202的evl端及大于链GE_Chain电路203的evl端连接，依次类推下去，末级电路101中的等于链EQ_Chain电路202的输出EQ_G0分别与结果处理单元电路102中的第一 PMOS管MPl及第五NMOS管丽5的栅极连接，所述第一级级联的RMC单元电路100中的大于链GE_Chain电路201的GE_G3分别与结果处理单元电路102中的第五PMOS管MP5及第四NMOS管MN4的栅极连接，所述第二级电路101中的大于链GE_Chain电路203的GE_G2分别与结果处理单元电路102中的第四PMOS管MP4的栅极及第三NMOS管丽3的栅极连接…，所述末级电路101中的大于链GE_Chain电路203的GE_G0分别与结果处理单元电路102中的第二 PMOS管MP2的栅极及第一 NMOS管丽I的栅极连接。
[0023]所述电路204选自大于区间匹配单元GERMC电路、小于区间匹配单元LERMC电路、高电压摆幅大于区间匹配单元GERMC电路或高电压摆幅小于区间匹配单元LERMC电路中的一种，所述电路205选自与电路204相同的一种，同时将电路中的第二个NMOS管丽2去掉，将第一个NMOS管MNl的源极接地。
[0024]所述等于链EQ_Chain电路200，包括PMOS管MP0...MPm-1、MPm及反相器INVl以及所有级联的204与205中的第一 NMOS管MNl，其中，所有PMOS管MP0...MPm-1、MPm的源极接电源电压，其漏极连接后再与反相器INVl输入端相连，所述PMOS管MPm的栅极连接第一级电路204中的第五NMOS管MN5的源极与第六NMOS管MN6的源极连接点Pm。PMOS管MPm-1的栅极连接第二级电路204中的第五NMOS管MN5的源极与第六NMOS管MN6的源极连接点Pm-1……PMOS管MPl的栅极连接第m级电路204中的第五NMOS管丽5的源极与第六NMOS管MN6的源极连接点Pl。PMOS管MPO的栅极连接第m+1级电路205中的第五NMOS管丽5的源极与第六NMOS管MN6的源极连接点PO。反相器INVl的输出端与信号EO相连。反相器INVl输入端同时连接级联第一级电路204的第一 NMOS管丽I的漏极，级联第一级电路204的第一 NMOS管丽I的源极连接级联第二级电路204的第一 NMOS管丽I的漏极……，以此类推。电路205中的第一 NMOS管MNl源极接地，其漏极连接上一级电路204的第一 NMOS管MNl的源极。
[0025]所述大于链GE_Chain 电路 201，包括 PMOS 管 MPm+1，MPm+2, MPm+3, NMOS 管 MNl 及丽2，以及所有级联的204中的第二 NMOS管丽2，第三匪OS管丽3，第四NMOS管MN4以及级联的205中的第三NMOS管MN3，第四NMOS管MN4。其中，PMOS管MPm+1的源极接电源电压，栅极与信号OPEQ相连，其漏极与PMOS管MPm+2及MPm+3的源极相连，NMOS管MNl的漏极与PMOS管MPm+2的漏极连接后再与信号GO相连，NMOS管MNl的源极接地。PMOS管MPm+2的栅极与NMOS管MNl的栅极相连，PMOS管MPm+3的漏极与NMOS管MN2的漏极连接后再与PMOS管MPm+2及NMOS管MNl的栅极相连，PMOS管MPm+3的栅极与NMOS管MN2的栅极相连，同时连接elk信号，NMOS管丽2的源极连接级联第一级电路204的第二 NMOS管丽2的漏极，其源极连接级联第二级电路204的第二 NMOS管MN2的漏极……，以此类推。电路205中第三NMOS管MN3漏极连接上一级电路204的第二 NMOS管MN2的源极。
[0026]所述等于链EQ_Chain 电路 202，包括 PMOS 管 MP0...MPm-Ι、MPm、MPevl，反相器 INVl及第三NMOS管MN3以及所有级联的204与205中的第一 NMOS管MNl，其中，所有PMOS管的源极接电源电压，漏极连接后再与反相器INVl的输入端及第三NMOS管MN3的漏极连接节点处相连，反相器INVl的输出端与信号EO相连，所述PMOS管Mpevl的栅极与信号evl相连。所述PMOS管MPm的 栅极连接第一级电路204中的第五NMOS管MN5的源极与第六NMOS管MN6的源极连接点Pm。PMOS管MPm-1的栅极连接第二级电路204中的第五NMOS管MN5的源极与第六NMOS管MN6的源极连接点Pm-1……PMOS管MPl的栅极连接第m级电路204中的第五NMOS管MN5的源极与第六NMOS管MN6的源极连接点Pl。PMOS管MPO的栅极连接第m+1级电路205中的第五NMOS管丽5的源极与第六NMOS管MN6的源极连接点PO。所述第三NMOS管丽3的栅极与信号evl相连。第三NMOS管丽3的源极连接级联第一级电路204的第一 NMOS管丽I的漏极，级联第一级电路204的第一 NMOS管丽I的源极连接级联第二级电路204的第一 NMOS管丽I的漏极……，以此类推。电路205中的第一 NMOS管丽I源极接地，其漏极连接上一级电路204的第一 NMOS管丽I的源极。
[0027]所述大于链GE_Chain 电路 203，包括 PMOS 管 MPm+1，MPm+2, MPm+3, NMOS 管 MNl、丽2及丽4，以及所有级联的204中的第二匪OS管丽2，第三匪OS管丽3，第四匪OS管丽4以及级联的205中的第三NMOS管MN3，第四NMOS管MN4。其中，PMOS管MPm+1的源极接电源电压，栅极与信号OPEQ相连，其漏极与PMOS管MPm+2及MPm+3的源极相连，NMOS管MNl的漏极与PMOS管MPm+2的漏极连接后再与信号GO相连，NMOS管MNl的源极接地。PMOS管MPm+2的栅极与NMOS管MNl的栅极相连，PMOS管MPm+3的漏极与NMOS管MN2的漏极连接后再与PMOS管MPm+2及NMOS管MNl的栅极相连，PMOS管MPm+3的栅极与NMOS管MN2的栅极相连，同时与信号elk相连。所述NMOS管MN4的栅极与丽3的栅极连接后再与信号evl相连，漏极连接NMOS管MN2的源极。所述NMOS管MN4的源极连接级联第一级电路204的第二 NMOS管丽2的漏极，其源极连接级联第二级电路204的第二 NMOS管丽2的漏极……，以此类推。电路205中第三NMOS管丽3漏极连接上一级电路204的第二 NMOS管丽2的源极。
[0028]本发明有益效果是:一种区间匹配CAM单元电路及其组成的RCAM存储器，所述高电压摆幅大于区间匹配单元GERMC电路中，第五NMOS管MN5与第一 PMOS管MPl互补组合，MPl栅极与D#端相连，源极与第三输入SL相连，第六NMOS管MN6与第二 PMOS管MP2互补组合，MP2栅极与D端相连，源极与第四输入SL#相连，两个相互串联组合管之间连接的节点处均与第一、第二 NMOS管丽1、丽2的栅极相连，第三NMOS管丽3的漏极与第二输入GEpath相连，其栅极与D#端相连。与已有技术相比，在参考文献7所提区间匹配单元RMC电路中，由于丽3管的栅极电压受NMOS管传输高电平的影响不可能达到电源电压VDD，实际值约为电源电压减掉NMOS管阈值电压即VDD-Vth，本发明是在区间匹配单元RMC电路的基础上去掉了两个NMOS管丽7与MN8，改变丽3的栅极连接方式，提高了丽3管的栅极电压摆幅，增强了电路的抗噪声能力。在此基础上，又引入两个PMOS管将传输管丽5与MN6变成传输门，提高了 P点电压摆幅，可以达到电源电压VDD，使等于链与大于链的信号传输速度增加，电路速度变快，同时也提高了单元电路的鲁棒性，提高了抗噪声能力。新的级联的RMC单元电路采用新型的匹配单元RMC电路结构，并且等于链EQ_chain下拉通道设计成静态标准cmos电路。新的电路结构可以依然保持优先级关系，降低反转概率。在进行比较操作时，EQ_chain会在预充电阶段率先进行求值，在求值阶段，后级新型级联的RMC单元的GE_chain接收上一级EQ_chain的求值结果。这样等于链EQ_chain可以在预充电时候工作，而不需要占用求值阶段的时间，求值速度大大加快。
【专利附图】
【附图说明】
[0029]图1是本发明大于区间匹配单元GERMC电路。
[0030]图2是本发明小于区间匹配单元LERMC电路。
[0031]图3是本发明高电压摆幅大于区间匹配单元GERMC电路。
[0032]图4是本发明高电压摆幅小于区间匹配单元LERMC电路。
[0033]图5是本发明第一级级联的RMC单元电路框图。
[0034]图6是本发明第一级级联的RMC单元电路结构图。
[0035]图7是本发明后级级联的RMC单元电路框图。
[0036]图8是本发明后级级联的RMC单元电路结构图。
[0037]图9是本发明采用动静结合匹配线结构的RCAM存储器框图。
[0038]图10是本发明采用动静结合匹配线结构的RCAM存储器电路结构图。
【具体实施方式】
[0039]下面结合附图对本发明作进一步说明。
[0040]如图1所示，所述大于区间匹配单元GERMC电路中的第三NMOS管丽3的漏极与第二输入GE path相连，其栅极与D#端相连，D#端是D端逻辑非，所述第三NMOS管丽3的源极与第四NMOS管MN4的漏极相连，其源极接地，栅极与第三输入SL相连。
[0041]如图2所示，所述小于区间匹配单元LERMC电路中的第三NMOS管丽3的漏极与第二输入GE path相连，其栅极与D端相连，所述第三NMOS管MN3的源极与第四NMOS管MN4的漏极相连，其源极接地，栅极与第四输入SL#相连，所述SL#是SL的逻辑非。
[0042]如图3所示，所述高电压摆幅大于区间匹配单元GERMC电路中，第五NMOS管丽5与第一 PMOS管MPl互补组合，第一 PMOS管MPl栅极与D#端相连，源极与第三输入SL相连，第六NMOS管MN6与第二 PMOS管MP2互补组合，第二 PMOS管MP2栅极与D端相连，源极与第四输入SL#相连，两个相互串联组合管之间连接的节点处均与第一 NMOS管MNl和第二NMOS管丽2的栅极相连，第三NMOS管丽3的漏极与第二输入GE path相连，其栅极与D#端相连，所述第三NMOS管MN3的源极与第四NMOS管MN4的漏极相连，其源极接地，栅极与第三输入SL相连。[0043]如图4所示，所述高电压摆幅小于区间匹配单元LERMC电路中，第五NMOS管丽5与第一 PMOS管MPl互补组合，第一 PMOS管MPl栅极与D#端相连，源极与第三输入SL相连，第六NMOS管MN6与第二 PMOS管MP2互补组合，第二 PMOS管MP2栅极与D端相连，源极与第四输入SL#相连，两个相互串联组合管之间连接的节点处均与第一 NMOS管MNl和第二NMOS管丽2的栅极相连，第三NMOS管丽3的漏极与第二输入GE path相连，其栅极与D端相连，所述第三NMOS管MN3的源极与第四NMOS管MN4的漏极相连，所述第四NMOS管MN4的源极接地，栅极与第四输入SL#相连。
[0044]工作原理如下:大于区间匹配单元电路与小于区间匹配单元电路工作原理类似，为了叙述方便此处只叙述大于区间匹配单元电路的工作原理:当SL=D时，P点电压为高，丽I与丽2管打开。丽3与MN4管有一个是关闭的。当SL > D时，P点电压为低，丽I与丽2管关闭。丽3管打开，MN4管打开，Q点被下拉到地。当SL < D时，P点电压为低，丽I与丽2管关闭。MN3与MN4管都关闭。
[0045]如图5-10所示，一种区间匹配CAM单元电路组成的RCAM存储器，包括第一级级联的RMC单元电路100、N个后级级联的RMC单元电路101及结果处理单元电路102，其中，后级级联级数n=l、2、3...正整数。所述第一级级联的RMC单元电路100包括等于链EQ_Chain电路200、大于链GE_Chain电路201，m个电路204和一个电路205，其中，电路204级联级数m=l、2、3...正整数。所述后级级联的RMC单元电路101包括等于链EQ_Chain电路202，大于链GE_Chain电路203，m个电路204和一个电路205，其中，电路204级联级数m=l、2、3…正整数。所述第一级级联的RMC单元电路100中的等于链EQ_Chain电路200的输出EQ_G3分别与第二级电路101中的等于链EQ_Chain电路202的evl端及大于链GE_Chain电路203的evl端连接，所述第二级电路101中的等于链EQ_Chain电路202的输出EQ_G2分别与第三级电路101中的等于链EQ_Chain电路202的evl端及大于链GE_Chain电路203的evl端连接，依次类推下去，末级电路101中的等于链EQ_Chain电路202的输出EQ_G0分别与结果处理单元电路102中的第一 PMOS管MPl及第五NMOS管丽5的栅极连接，所述第一级级联的RMC单元电路100中的大`于链GE_Chain电路201的GE_G3分别与结果处理单元电路102中的第五PMOS管MP5及第四NMOS管MN4的栅极连接，所述第二级电路101中的大于链GE_Chain电路203的GE_G2分别与结果处理单元电路102中的第四PMOS管MP4的栅极及第三NMOS管丽3的栅极连接…，所述末级电路101中的大于链GE_Chain电路203的GE_G0分别与结果处理单元电路102中的第二 PMOS管MP2的栅极及第一 NMOS管丽I的栅极连接。
[0046]所述电路204选自大于区间匹配单元GERMC电路、小于区间匹配单元LERMC电路、高电压摆幅大于区间匹配单元GERMC电路或高电压摆幅小于区间匹配单元LERMC电路中的一种，所述电路205选自与电路204相同的一种，同时将电路中的第二个NMOS管丽2去掉，将第一个NMOS管MNl的源极接地。
[0047]所述等于链EQ_Chain电路200，包括PMOS管MP0...MPm-1、MPm及反相器INVl以及所有级联的204与205中的第一 NMOS管MNl，其中，所有PMOS管MP0...MPm-1、MPm的源极接电源电压，其漏极连接后再与反相器INVl输入端相连，所述PMOS管MPm的栅极连接第一级电路204中的第五NMOS管MN5的源极与第六NMOS管MN6的源极连接点Pm。PMOS管MPm-1的栅极连接第二级电路204中的第五NMOS管MN5的源极与第六NMOS管MN6的源极连接点Pm-1……PMOS管MPl的栅极连接第m级电路204中的第五NMOS管丽5的源极与第六NMOS管MN6的源极连接点Pl。PMOS管MPO的栅极连接第m+1级电路205中的第五NMOS管丽5的源极与第六NMOS管MN6的源极连接点PO。反相器INVl的输出端与信号EO相连。反相器INVl输入端同时连接级联第一级电路204的第一 NMOS管丽I的漏极，级联第一级电路204的第一 NMOS管丽I的源极连接级联第二级电路204的第一 NMOS管丽I的漏极……，以此类推。电路205中的第一 NMOS管MNl源极接地，其漏极连接上一级电路204的第一 NMOS管MNl的源极。
[0048]所述大于链GE_Chain 电路 201，包括 PMOS 管 MPm+1，MPm+2, MPm+3, NMOS 管 MNl 及丽2，以及所有级联的204中的第二 NMOS管丽2，第三匪OS管丽3，第四NMOS管MN4以及级联的205中的第三NMOS管MN3，第四NMOS管MN4。其中，PMOS管MPm+1的源极接电源电压，栅极与信号OPEQ相连，其漏极与PMOS管MPm+2及MPm+3的源极相连，NMOS管MNl的漏极与PMOS管MPm+2的漏极连接后再与信号GO相连，NMOS管MNl的源极接地。PMOS管MPm+2的栅极与NMOS管MNl的栅极相连，PMOS管MPm+3的漏极与NMOS管MN2的漏极连接后再与PMOS管MPm+2及NMOS管MNl的栅极相连，PMOS管MPm+3的栅极与NMOS管MN2的栅极相连，同时连接elk信号，NMOS管丽2的源极连接级联第一级电路204的第二 NMOS管丽2的漏极，其源极连接级联第二级电路204的第二 NMOS管MN2的漏极……，以此类推。电路205中第三NMOS管MN3漏极连接上一级电路204的第二 NMOS管MN2的源极。
[0049]所述等于链EQ_Chain 电路 202，包括 PMOS 管 MP0...MPm_l、MPm、MPevl，反相器 INVl及第三NMOS管MN3以及所有级联的204与205中的第一 NMOS管MNl，其中，所有PMOS管的源极接电源电压，漏极连接 后再与反相器INVl的输入端及第三NMOS管MN3的漏极连接节点处相连，反相器INVl的输出端与信号EO相连，所述PMOS管Mpevl的栅极与信号evl相连。所述PMOS管MPm的栅极连接第一级电路204中的第五NMOS管MN5的源极与第六NMOS管MN6的源极连接点Pm。PMOS管MPm-1的栅极连接第二级电路204中的第五NMOS管MN5的源极与第六NMOS管MN6的源极连接点Pm-1……PMOS管MPl的栅极连接第m级电路204中的第五NMOS管MN5的源极与第六NMOS管MN6的源极连接点Pl。PMOS管MPO的栅极连接第m+1级电路205中的第五NMOS管丽5的源极与第六NMOS管MN6的源极连接点PO。所述第三NMOS管丽3的栅极与信号evl相连。第三NMOS管丽3的源极连接级联第一级电路204的第一 NMOS管丽I的漏极，级联第一级电路204的第一 NMOS管丽I的源极连接级联第二级电路204的第一 NMOS管丽I的漏极……，以此类推。电路205中的第一 NMOS管丽I源极接地，其漏极连接上一级电路204的第一 NMOS管丽I的源极。
[0050]所述大于链GE_Chain 电路 203，包括 PMOS 管 MPm+1，MPm+2, MPm+3, NMOS 管 MNl、丽2及丽4，以及所有级联的204中的第二匪OS管丽2，第三匪OS管丽3，第四匪OS管丽4以及级联的205中的第三NMOS管MN3，第四NMOS管MN4。其中，PMOS管MPm+1的源极接电源电压，栅极与信号OPEQ相连，其漏极与PMOS管MPm+2及MPm+3的源极相连，NMOS管MNl的漏极与PMOS管MPm+2的漏极连接后再与信号GO相连，NMOS管MNl的源极接地。PMOS管MPm+2的栅极与NMOS管MNl的栅极相连，PMOS管MPm+3的漏极与NMOS管MN2的漏极连接后再与PMOS管MPm+2及NMOS管MNl的栅极相连，PMOS管MPm+3的栅极与NMOS管MN2的栅极相连，同时与信号elk相连。所述NMOS管MN4的栅极与丽3的栅极连接后再与信号evl相连，漏极连接NMOS管MN2的源极。所述NMOS管MN4的源极连接级联第一级电路204的第二 NMOS管丽2的漏极，其源极连接级联第二级电路204的第二 NMOS管丽2的漏极……，以此类推。电路205中第三NMOS管丽3漏极连接上一级电路204的第二 NMOS管丽2的源极。
[0051]本发明第一级与后级级联的RMC单元电路不同之处在于后级电路在EQ-Chain与GE-Chain通道上分别增加了一个NMOS管，控制信号为evl，evl信号连接前级EO信号，在前级发生不等于的情景时，此NMOS管将由前级EO传来低电平关断。
[0052]EQ_Chain通道由静态标准 cmos 电路(static standard cmos circuit)构成。GE_Chain通道由动态PF-⑶H) “与”门构成。GE_Chain工作过程包括预充电阶段与求值阶段。本发明第一级与后级级联的RMC单元电路工作原理如下:假设OPEQ信号为低，则在预充电阶段，elk电压为低，SL线加载搜索数据，GO点预充到低电平。在求值阶段，elk电压为高，GO根据下拉通道是否打开来确定电压的高低。若下拉通道打开，GO点为高电平。若下拉通道没打开，GO点保持低电平。
[0053]下面分三种情况讨论:
[0054](I)当 SLmSLmVSLtl=DmDmVDtl (SL=D)时,第一级的 EQ_Chain nmos 逻辑对地通道打开，Pmos逻辑关闭，EO输出高电压。后级的EQ_Chain上的EO点的输出电压根据evl信号决定。若evl为高电平(前级的SL=D)，则EO输出高电平。若evl为低电平(前级的SL!=D, !=表示不相等)，则EO输出低电平。对于GE_Chain，在求值阶段，不论第一级还是后级，GE_Chain的对地通道都没有打开，所以GO保持为低电平。
[0055](2)当 SL mSLm^1-SL0 > D1AyD0 (SL > D)时，对于 EQ_Chain，不论是第一级还是后级，nmos逻辑对地通道关闭，pmos逻辑打开，EO输出低电压。对于GE_Chain,在求值阶段，第一级的GE_Chain对地通道打开，GO输出为高电平。在求值阶段，对于后级的GE_Chain，若evl为高电平(前级的SL=D),则GE_Chain的对地通道打开，GO输出为高电平。若evl为低电平(前级的SL!=D)，则GE_Chain的对地通道没有打开，GO输出为低电平。
[0056](3)当 SLniSL111VSLtl < DdiDdiVDq (SL < D)时，对于 EQ_Chain，不论是第一级还是后级，nmos逻辑对地通道关闭，pmos逻辑打开，EO输出低电压。对于GE_Chain,在求值阶段，不论是第一级还是后级，不论evl是否为高电压或者低电压，GE_Chain的对地通道没有打开，GO输出为低电平。
[0057]本发明采用动静结合匹配线结构的RCAM存储器电路工作原理如下:
[0058]1、当 0PEQ=0，OPGE=I 时:
[0059]在预充电阶段,搜索数据加载到SL上。4段EQ_Chain构成的Gate3_Gatel根据匹配结果发生翻转，结果输出到EQ_G3-EQ_G1节点上，同时，这些节点的数据也作为下级GE_Chain上的nmos控制信号来控制GE_Chain的对地通道的开关。此时GateO既可在此阶段完成求值，亦可在求值阶段完成求值。此时4段GE_Chain上的elk此时为低电平，电路预充电。
[0060]在求值阶段，4段GE_Chain上的elk此时为高电平，这时由GE_Chain构成的Gate7-Gate4根据搜索数据与存储数据的大小关系以及由前级传送来的控制信号来决定是否翻转。当某一级发生搜索数据大于存储数据且由前级传送来的控制信号为高电平时，此级Gate发生翻转，输出高电平I。GE_Chain的输出节点GE_G3_GE_G0与EQ_Chain的输出节点EQ_G0送入到最后的或非门，输出最终的匹配操作结果。[0061]2、当 OPEQ= I，OPGE=O 时:
[0062]电路进行精确查找，工作原理类似于按内容寻址存储器CAM。此时GE_chain处于休眠状态，节省功耗。电路的匹配工作由静态的EQ_chain来完成。
【权利要求】
1.一种区间匹配CAM单元电路，其特征在于:所述区间匹配CAM单元电路选自大于区间匹配单元GERMC电路、小于区间匹配单元LERMC电路、高电压摆幅大于区间匹配单元GERMC电路或高电压摆幅小于区间匹配单元LERMC电路中的一种，在上述电路中，两个头尾相连的反相器作为数据存储单元的一端称为D端，另一端称为m端，所述D#端是D端的逻辑非。
2.根据权利要求1所述一种区间匹配CAM单元电路，其特征在于:所述大于区间匹配单元GERMC电路中的第三NMOS管丽3的漏极与第二输入GE path相连，其栅极与D#端相连，所述第三NMOS管MN3的源极与第四NMOS管MN4的漏极相连，其源极接地，栅极与第三输入SL相连。
3.根据权利要求1所述一种区间匹配CAM单元电路，其特征在于:所述小于区间匹配单元LERMC电路中的第三NMOS管MN3的漏极与第二输入GE path相连，其栅极与D端相连，所述第三NMOS管MN3的源极与第四NMOS管MN4的漏极相连，其源极接地，栅极与第四输入SL#相连，所述SL#是SL的逻辑非。
4.根据权利要求1所述一种区间匹配CAM单元电路，其特征在于:所述高电压摆幅大于区间匹配单元GERMC电路中，第五NMOS管MN5与第一 PMOS管MPl互补组合，第一 PMOS管MPl栅极与D#端相连，源极与第三输入SL相连，第六NMOS管MN6与第二 PMOS管MP2互补组合，第二 PMOS管MP2栅极与D端相连，源极与第四输入SL#相连，两个相互串联组合管之间连接的节点处均与第一 NMOS管丽I和第二 NMOS管丽2的栅极相连，第三NMOS管丽3的漏极与第二输入GE path相连，其栅极与D#端相连，所述第三NMOS管MN3的源极与第四NMOS管MN4的漏极相连，其源极接地，栅极与第三输入SL相连。
5.根据权利要求 1所述一种区间匹配CAM单元电路，其特征在于:所述高电压摆幅小于区间匹配单元LERMC电路中，第五NMOS管MN5与第一 PMOS管MPl互补组合，第一 PMOS管MPl栅极与D#端相连，源极与第三输入SL相连，第六NMOS管MN6与第二 PMOS管MP2互补组合，第二 PMOS管MP2栅极与D端相连，源极与第四输入SL#相连，两个相互串联组合管之间连接的节点处均与第一 NMOS管丽I和第二 NMOS管丽2的栅极相连，第三NMOS管丽3的漏极与第二输入GE path相连，其栅极与D端相连，所述第三NMOS管MN3的源极与第四NMOS管MN4的漏极相连，所述第四NMOS管MN4的源极接地，栅极与第四输入SL#相连。
6.一种区间匹配CAM单元电路组成的RCAM存储器，其特征在于:包括第一级级联的RMC单元电路100、η个后级级联的RMC单元电路101及结果处理单元电路102，其中，后级级联级数η=1、2、3…正整数；所述第一级级联的RMC单元电路100包括等于链EQ_Chain电路200、大于链GE_Chain电路201，m个电路204和一个电路205，其中，电路204级联级数m=l、2、3...正整数；所述后级级联的RMC单元电路101包括等于链EQ_Chain电路202，大于链GE_Chain电路203，m个电路204和一个电路205，其中，电路204级联级数m=l、2、3…正整数；所述第一级级联的RMC单元电路100中的等于链EQ_Chain电路200的输出EQ_G3分别与第二级电路101中的等于链EQ_Chain电路202的evl端及大于链GE_Chain电路203的evl端连接，所述第二级电路101中的等于链EQ_Chain电路202的输出EQ_G2分别与第三级电路101中的等于链EQ_Chain电路202的evl端及大于链GE_Chain电路203的evl端连接，依次类推下去，末级电路101中的等于链EQ_Chain电路202的输出EQ_G0分别与结果处理单元电路102中的第一 PMOS管MPl及第五NMOS管丽5的栅极连接，所述第一级级联的RMC单元电路100中的大于链GE_Chain电路201的GE_G3分别与结果处理单元电路102中的第五PMOS管MP5及第四NMOS管MN4的栅极连接，所述第二级电路101中的大于链GE_Chain电路203的GE_G2分别与结果处理单元电路102中的第四PMOS管MP4的栅极及第三NMOS管丽3的栅极连接…，所述末级电路101中的大于链GE_Chain电路203的GE_G0分别与结果处理单元电路102中的第二 PMOS管MP2的栅极及第一 NMOS管丽I的栅极连接。
7.根据权利要求6所述一种区间匹配CAM单元电路组成的RCAM存储器，其特征在于:所述电路204选自大于区间匹配单元GERMC电路、小于区间匹配单元LERMC电路、高电压摆幅大于区间匹配单元GERMC电路或高电压摆幅小于区间匹配单元LERMC电路中的一种，所述电路205选自与电路204相同的一种，同时将电路中的第二个NMOS管丽2去掉，将第一个NMOS管MNl的源极接地。
8.根据权利要求6所述一种区间匹配CAM单元电路组成的RCAM存储器，其特征在于:所述等于链EQ_Chain电路200，包括PMOS管MP0...MPm-1、MPm及反相器INVl以及所有级联的204与205中的第一 NMOS管MNl，其中，所有PMOS管MP0...MPm-1、MPm的源极接电源电压，其漏极连接后再与反相器INVl输入端相连，所述PMOS管MPm的栅极连接第一级电路204中的第五NMOS管MN5的源极与第六NMOS管MN6的源极连接点Pm ；PM0S管MPm-1的栅极连接第二级电路204中的第五NMOS管丽5的源极与第六NMOS管MN6的源极连接点Pm-1……PMOS管MPl的栅极连接第m级电路204中的第五NMOS管MN5的源极与第六NMOS管MN6的源极连接点Pl ；PM0S管MPO的栅极连接第m+1级电路205中的第五NMOS管丽5的源极与第六NMOS管MN6的源极连接点PO ;反相器INVl的输出端与信号EO相连，反相器INVl输入端同时连接级联第一级电路204的第一 NMOS管MNl的漏极，级联第一级电路204的第一 NMOS管丽I的源极连接级联第二 级电路204的第一 NMOS管丽I的漏极……，以此类推；电路205中的第一 NMOS管丽I源极接地，其漏极连接上一级电路204的第一 NMOS管丽I的源极。
9.根据权利要求6所述一种区间匹配CAM单元电路组成的RCAM存储器，其特征在于:所述大于链 GE_Chain 电路 201，包括 PMOS 管 MPm+1，MPm+2, MPm+3, NMOS 管 MNl 及 MN2，以及所有级联的204中的第二 NMOS管MN2，第三NMOS管MN3，第四NMOS管MN4以及级联的205中的第三NMOS管MN3，第四NMOS管MN4 ;其中，PMOS管MPm+1的源极接电源电压，栅极与信号OPEQ相连，其漏极与PMOS管MPm+2及MPm+3的源极相连，NMOS管MNl的漏极与PMOS管MPm+2的漏极连接后再与信号GO相连，NMOS管MNl的源极接地；PM0S管MPm+2的栅极与NMOS管MNl的栅极相连，PMOS管MPm+3的漏极与NMOS管MN2的漏极连接后再与PMOS管MPm+2及NMOS管MNl的栅极相连，PMOS管MPm+3的栅极与NMOS管MN2的栅极相连，同时连接elk信号，NMOS管丽2的源极连接级联第一级电路204的第二 NMOS管丽2的漏极，其源极连接级联第二级电路204的第二 NMOS管丽2的漏极……，以此类推；电路205中第三NMOS管丽3漏极连接上一级电路204的第二 NMOS管丽2的源极。
10.根据权利要求6所述一种区间匹配CAM单元电路组成的RCAM存储器，其特征在于:所述等于链EQ_Chain电路202，包括PMOS管MP0...MPm-l、MPm、MPevl，反相器INVl及第三NMOS管丽3以及所有级联的204与205中的第一 NMOS管丽I，其中，所有PMOS管的源极接电源电压，漏极连接后再与反相器INVl的输入端及第三NMOS管MN3的漏极连接节点处相连，反相器INVl的输出端与信号EO相连，所述PMOS管Mpevl的栅极与信号evl相连；所述PMOS管MPm的栅极连接第一级电路204中的第五NMOS管MN5的源极与第六NMOS管MN6的源极连接点Pm，PMOS管MPm-1的栅极连接第二级电路204中的第五NMOS管丽5的源极与第六NMOS管MN6的源极连接点Pm-1……PMOS管MPl的栅极连接第m级电路204中的第五NMOS管MN5的源极与第六NMOS管MN6的源极连接点Pl ；PM0S管MPO的栅极连接第m+1级电路205中的第五NMOS管MN5的源极与第六NMOS管MN6的源极连接点PO，所述第三NMOS管丽3的栅极与信号evl相连，第三NMOS管丽3的源极连接级联第一级电路204的第一NMOS管丽I的漏极，级联第一级电路204的第一 NMOS管丽I的源极连接级联第二级电路204的第一 NMOS管MNl的漏极……，以此类推，电路205中的第一 NMOS管MNl源极接地，其漏极连接上一级电路204的第一 NMOS管丽I的源极。
11.根据权利要求6所述一种区间匹配CAM单元电路组成的RCAM存储器，其特征在于:所述大于链 GE_Chain 电路 203，包括 PMOS 管 MPm+1，MPm+2, MPm+3, NMOS 管 MNl、MN2 及MN4，以及所有级联的204中的第二 NMOS管MN2，第三NMOS管MN3，第四NMOS管MN4以及级联的205中的第三NMOS管MN3，第四NMOS管MN4 ;其中，PMOS管MPm+1的源极接电源电压，栅极与信号OPEQ相连，其漏极与PMOS管MPm+2及MPm+3的源极相连，NMOS管MNl的漏极与PMOS管MPm+2的漏极连接后再与信号GO相连，NMOS管MNl的源极接地；PM0S管MPm+2的栅极与NMOS管MNl的栅极相连，PMOS管MPm+3的漏极与NMOS管MN2的漏极连接后再与PMOS管MPm+2及NMOS管MNl的栅极相连，PMOS管MPm+3的栅极与NMOS管MN2的栅极相连，同时与信号elk相连；所述NMOS管MN4的栅极与丽3的栅极连接后再与信号evl相连，漏极连接NMOS管MN2的源极，所述NMOS管MN4的源极连接级联第一级电路204的第二 NMOS管丽2的漏极， 其源极连接级联第二级电路204的第二 NMOS管丽2的漏极……，以此类推；电路205中第三NMOS管丽3漏极连接上一级电路204的第二 NMOS管丽2的源极。
【文档编号】G11C15/04GK103778957SQ201410044641
【公开日】2014年5月7日 申请日期:2014年1月30日 优先权日:2014年1月30日
【发明者】张建伟, 殷存禄, 吴国强, 郑善兴, 丁秋红, 潘阿成, 李中洲, 吕文欢, 王建, 陈晓明, 苗延楠 申请人:大连理工大学