半导体存储设备的制作方法

本申请是基于2014年9月12日递交的日本专利申请No.2014-186726并且要求该申请的优先权权益，通过引用将该申请的整体内容并入本文。

技术领域

本文中描述的实施例大体上涉及半导体存储设备。

背景技术：

诸如静态随机存取存储器(SRAM)的半导体存储设备使用位线对中的位线执行数据读取。在读取中，当读出存储在SRAM的存储单元(在下文中被称为SRAM单元)中的“高(H)”逻辑值数据时，位线的电势需要在读取期间被维持在“H”电平。出于该原因，通常提供用于在对数据的读取期间将位线电势保持在“H”的电路(在下文中被称为保持器电路)。

同时，当读出存储在SRAM单元中的“低(L)”逻辑值数据时，必须使已经被预充电到“H”状态中的位线电势放电至“低(L)”电平。然而，因为有保持器电路，所以由于从保持器电路流出的电流而花费一些时间用于使位线电势降低至“L”。出于该原因，降低了对“L”数据的读取速度。

技术实现要素：

实施例提供一种半导体存储设备，所述半导体存储设备能够加速读取操作。

实施例提供，

一种半导体存储设备，包括：

存储单元，其包括：

第一反相器，其具有第一输入端和第一输出端，以及

第二反相器，其具有连接到所述第一输出端的第二输入端和连接到所述第一输入端的第二输出端；

第一位线，其经由第一传输晶体管连接到所述第一输出端；

第二位线，其经由第二传输晶体管连接到所述第二输出端；

第一p沟道金属氧化物半导体(MOS)晶体管，其具有连接到所述第一位线的漏极和连接到所述第二位线的栅极；以及

第二p沟道MOS晶体管，其具有连接到所述第二位线的漏极和连接到所述第一位线的栅极。

另外，实施例提供，

一种半导体存储设备，包括：

第一存储单元，其包括：

第一反相器，其具有第一输入端和第一输出端，以及

第二反相器，其具有连接到所述第一输出端的第二输入端和连接到所述第一输入端的第二输出端；

第一位线，其经由第一传输晶体管连接到所述第一输出端；

第二位线，其经由第二传输晶体管连接到所述第二输出端；

第二存储单元，其包括：

第三反相器，其具有第三输入端和第三输出端，以及

第四反相器，其具有连接到所述第三输出端的第四输入端和连接到所述第三输入端的第四输出端，所述第四输出端连接到供电电压；

第三位线，其经由第三传输晶体管连接到所述第三输出端；

延迟电路，其被配置为延迟在所述第三位线上供应的信号电压并且具有延迟信号输出端，在预定延迟时间段之后，所述信号电压在所述延迟信号输出端处作为延迟信号电压而输出；

第五反相器，其具有连接到所述第二位线的输入端；

第一p沟道金属氧化物半导体(MOS)晶体管，其具有连接到所述延迟信号输出端的栅极和连接到所述供电电压的源极；以及

第二p沟道MOS晶体管，其具有连接到所述第一p沟道MOS晶体管的漏极的源极、连接到所述第二位线的漏极以及连接到所述第五反相器的输出端的栅极。

此外，实施例提供，

一种存储设备，包括：

第一静态随机存取存储(SRAM)单元，其连接到字线和互补的位线对；

预充电电路，其被配置为响应于预充电信号而将所述互补的位线对充电到第一电压电平；以及

读取电路，其连接到所述互补的位线对中的第一位线，并且被配置为当所述第一位线具有等于或大于所述第一电压电平的第一位线电压电平时将所述第一位线连接到供电电压，并且被配置为当所述第一位线具有小于所述第一电压电平的所述第一位线电压电平时将所述第一位线与所述供电电压断开。

附图说明

图1是图示根据第一实施例的半导体存储设备的配置的电路图。

图2是图示根据第一实施例的对“L”数据的读取操作的时序图。

图3是图示根据第一实施例的对“H”数据的读取操作的时序图。

图4是图示根据第二实施例的半导体存储设备的配置的电路图。

具体实施方式

实施例提供一种半导体存储设备，所述半导体存储设备拥有具有改进的速度的读取操作。

根据范例实施例，一种半导体存储设备包括存储单元。所述存储单元包括具有第一输入端和第一输出端的第一反相器，以及具有连接到所述第一输出端的第二输入端和连接到所述第一输入端的第二输出端的第二反相器。第一位线经由第一传输晶体管连接到第一输出端。第二位线经由第二传输晶体管连接到第二输出端。第一p沟道金属氧化物半导体(MOS)晶体管具有连接到第一位线的漏极和连接到第二位线的栅极。第二p沟道金属氧化物半导体(MOS)晶体管具有连接到第二位线的漏极和连接到第一位线的栅极。

根据范例实施例，一种半导体存储设备包括：存储单元，其包括包 括第一输入端部分和第一输出端部分的第一反相器，以及包括连接到第一输出端部分的第二输入端部分和连接到第一输入端部分的第二输出端部分的第二反相器；第一位线，其经由第一传输晶体管连接到第一反相器的第一输出端部分；第二位线，其经由第二传输晶体管连接到第二反相器的第二输出端部分；第一p沟道MOS晶体管，其包括连接到第一位线的漏极和连接到第二位线的栅极；以及第二p沟道MOS晶体管，其包括连接到第二位线的漏极和连接到第一位线的栅极。

在下文中，将参考附图来描述范例实施例。本文中，静态随机存取存储器(SRAM)将被描述为半导体存储设备的具体范例；然而，也可以采用其他存储器类型。这里，在下面的描述中，将对具有相同或基本上相似的功能和配置的配置元件给出相同的附图标记和标号，并且仅在需要时进行重复描述。

1、第一实施例

将描述根据第一实施例的半导体存储设备。图1是图示根据第一实施例的半导体存储设备的配置的电路图。如图1中所图示的，半导体存储设备包括SRAM单元10、预充电电路11以及读取电路12。

SRAM单元10包括：第一反相器IV1，其包括p沟道MOS场效应晶体管(在下文中被称为pMOS晶体管)P1和n沟道MOS场效应晶体管(在下文中被称为nMOS晶体管)N1；第二反相器IV2，其包括pMOS晶体管P2和nMOS晶体管N2；以及nMOS晶体管N3和N4。SRAM单元10存储由反相器IV1和IV2的状态确定的为“H”或“L”值的数据。

反相器IV1和反相器IV2具有彼此交叉耦合的输入端部分和输出端部分。亦即，反相器IV1的输出端部分连接到反相器IV2的输入端部分，并且反相器IV1的输入端部分连接到反相器IV2的输出端部分。pMOS晶体管P1和P2的源极连接到供电电压VDD，并且nMOS晶体管N1和N2的源极连接到参考电压(例如，地电压)VSS。

反相器IV1的输出端部分经由nMOS晶体管N3的电流路径连接到第一位线BLt。反相器IV2的输出端部分经由nMOS晶体管N4的电流路径连接到第二位线BLb。位线BLt和位线BLb是位线对的范例，并且与位线BLt的信号互补的信号被供应到位线BLb。

nMOS晶体管N3和N4的栅极连接到字线WL。nMOS晶体管N3和N4根据字线WL的电势被接通或断开，并且在这里充当传输晶体管。

预充电电路11包括pMOS晶体管P3、P4和P5。pMOS晶体管P3的漏极连接到位线BLt，并且pMOS晶体管P4的漏极连接到位线BLb。pMOS晶体管P3和P4的源极连接到供电电压VDD。pMOS晶体管P5的电流路径连接在位线BLt与位线BLb之间，预充电信号PC被输入到pMOS晶体管P3、P4和P5的栅极。如果“L”被输入为预充电信号PC，则pMOS晶体管P3、P4和P5转变到导通状态(导电状态)，并且位线BLt和位线BLb被预充电至“H”。

读取电路12包括pMOS晶体管P6和P7以及反相器IV3和IV4，pMOS晶体管P6和P7具有彼此交叉耦合的栅极和漏极。pMOS晶体管P6的漏极连接到位线BLt和pMOS晶体管P7的栅极。pMOS晶体管P7的漏极连接到位线BLb和pMOS晶体管P6的栅极。pMOS晶体管P6和P7的源极连接到供电电压VDD。此外，位线BLt的一端连接到反相器IV3，并且位线BLb的一端连接到反相器IV4。然后，输出数据DO是从反相器IV4输出的。另外，输出数据DO是通过使用反相器IV4反转存储在SRAM单元10中的数据获得的反转数据。

如果“H”被存储在SRAM单元10中，则位线BLb转变到“H”，并且位线BLt转变到“L”。在这种情况下，pMOS晶体管P7通过对位线BLt的“L”电平的应用而转变到导通状态，并且供电电压VDD(“H”)被供应到位线BLb。同时，pMOS晶体管P6通过位线BLb的“H”电平的应用而转变到截止状态(非导电状态)，并且供电电压VDD没有被供应到位线BLt。

另外，如果“L”被存储在SRAM单元10中，则位线BLb转变到“L”，并且位线BLt转变到“H”。在这种情况下，pMOS晶体管P7通过位线BLt的“H”而转变到截止状态，并且供电电压VDD没有被供应到位线BLb。同时，pMOS晶体管P6通过位线BLb的“L”而转变到导通状态，并且供电电压VDD被供应到位线BLt。

另外，将描述对根据第一实施例的半导体存储设备的读取操作。图2和图3是图示根据第一实施例的读取操作的时序图。图2图示在其中要读 出“L”数据的情况，并且图3图示在其中要读出“H”数据的情况。

将参考图2来描述在其中读出“L”数据的情况。首先，预充电信号PC转变到“H”，并且pMOS晶体管P3、P4和P5转变到截止状态。结果，预充电电路11被停用，并且对位线BLt和BLb的预充电被停止。

接下来，字线WL的电势变为“H”，并且nMOS晶体管N3和N4转变到导通状态。结果，存储在SRAM单元10中的“L”数据被读出到位线BLb。亦即，如由图2中的“A”指代的，位线BLb的电势从“H”切换到“L”。此时，因为位线BLt的电势是“H”，所以读取电路12中的pMOS晶体管P7转变到截止状态。结果，供电电压VDD经由pMOS晶体管P7到位线BLb的供应被停止，并且位线BLb从“H”电平快速地切换到“L”电平。

其后，位线BLb的电势“L”经由反相器IV4转变到“H”(图2中的“B”)，并且作为输出数据DO而输出。

接下来，将参考图3来描述在其中读出“H”数据的情况。首先，预充电信号PC转变到“H”，并且对位线BLt和BLb的预充电被停止。

接下来，字线WL转到“H”，并且nMOS晶体管N3和N4转变到导通状态。结果，存储在SRAM单元10中的“H”数据被读出到位线BLb。亦即，如图3中所图示的，位线BLbd电势被维持为“H”，这里，在读取时间段中，位线BLb的电势需要被维持为“H”。当“H”数据被存储在SRAM单元10中时，位线BLt转到“L”。出于该原因，读取电路12中的pMOS晶体管P7转变到导通状态。结果，供电电压VDD经由pMOS晶体管P7被供应到位线BLb，并且位线BLb的电势被维持为“H”。

其后，位线BLb的电势“H”经由反相器IV4被反转到“L”，并且作为输出数据DO而输出。

在第一实施例中，包括了pMOS晶体管P6和P7以及位线，pMOS晶体管P6和P7的栅极被交叉耦合到pMOS晶体管P6和P7的漏极。当存储在SRAM单元10中的“L”数据被读出时，位线BLt的电势“H”被输入到pMOS晶体管P7的栅极，并且因此供电电压VDD没有被供应到位线BLb。结果，位线BLb从“H”快速地切换到“L”。同时，当存储在SRAM单元10中的“H”数据被读出时，位线BLt的电势“L”被输入到pMOS 晶体管P7的栅极，并且因此供电电压VDD被供应到位线BLb。结果，即使当位线BLb的电势被泄漏电流降低时，位线BLb仍被维持为“H”。通过这样的操作，可以执行关于SRAM单元的快速且正确的读取操作。

在图2中，作为比较性范例，图示了在其中保持器电路被用于维持位线BLb的“H”数据的情况下的位线BLb的电压波形(虚线C)和输出数据DO(虚线D)。在该对比性范例中，保持器电路连续地将供电电压VDD供应到位线BLb，直到输出数据DO变为“H”，并且防止位线BLb从时间t1到时间t2从“H”切换到“L”。出于该原因，如由图2中的“C”指代的，位线BLb的电势仅从“H”缓慢地切换到“L”。因此，在读取“L”数据期间的操作变得更缓慢。

然而，根据第一实施例，当“L”数据被读出时，供电电压VDD到位线BLb的供应被停止，由此位线BLb可以从“H”快速地切换到“L”。此外，当“H”数据被读出时，供电电压VDD被供应到位线BLb，由此位线BLb可以被维持为“H”，即使在存在泄漏电流的情况下。结果，可以执行关于SRAM单元的快速且正确的读取操作。

2、第二实施例

接下来，将描述根据第二实施例的半导体存储设备。图4是图示根据第二实施例的半导体存储设的配置的电路图。如图4中所图示的，半导体存储设备包括SRAM单元10、预充电电路11、读取电路13、延迟电路14以及SRAM复制单元15。

SRAM单元10和预充电电路11与第一实施例的SRAM单元10和预充电电路11相同。

读取电路13包括pMOS晶体管P8和P9以及反相器IV4。pMOS晶体管P9的漏极连接到pMOS晶体管P8的源极。pMOS晶体管P8的漏极连接到位线BLb和反相器IV4的输入端部分。pMOS晶体管P8的栅极连接到反相器IV4的输出端部分。pMOS晶体管P9的栅极连接到延迟电路14。此外，pMOS晶体管P9的源极连接到供电电压VDD。

SRAM复制单元15包括反相器IV11和IV12，反相器IV11和IV12具有彼此交叉耦合的输出端部分和输入端部分。反相器IV11的输出端部分经由nMOS晶体管N13的电流路径连接到复制位线BLr。反相器IV12的输 出端部分连接到nMOS晶体管N14的电流路径。SRAM复制单元15使用与例如SRAM单元10相同的SRAM单元。亦即，SRAM复制单元15具有与例如SRAM单元10相同的配置，并且由与SRAM单元10相同的制造工艺形成。

反相器IV12的输出端部分以及pMOS晶体管P11和P12的源极连接到供电电压VDD。nMOS晶体管N11和N12的源极连接到参考电压Vss。nMOS晶体管N13和N14的栅极连接到字线WL。nMOS晶体管N13和N14通过字线WL的电势而转变到导通状态或截止状态，并且充当传输晶体管。此外，复制位线BLr经由延迟电路14连接到pMOS晶体管P9的栅极。

接下来，将描述对根据第二实施例的半导体存储设备的读取操作。

将参考图2来描述在其中读出“L”数据的情况。首先，预充电信号PC转到“H”，并且pMOS晶体管P3、P4、P5和P10转变到截止状态。结果，对位线BLt、BLb和BLr的预充电被停止。

接下来，字线WL的电势变为“H”，并且nMOS晶体管N3和N4转变到导通状态。结果，存储在SRAM单元10中的“L”数据被读出到位线BLb。亦即，如由图2中的“A”指代的，位线BLb的电势从“H”切换到“L”。

供电电压VDD(“H”)被供应到SRAM复制单元15中的反相器IV12的输出端部分和反相器IV11的输入端部分。出于该原因，反相器IV11的输出端部分的电势被维持为“L”。这里，如果字线WL的电势变为“H”，则nMOS晶体管N13和N14也转变到导通状态。结果，SRAM复制单元15中的反相器IV11的输出端部分的电势“L”被读出到位线BLr。亦即，位线BLr的电势从“H”切换到“L”。此时，因为SRAM复制单元15具有与SRAM单元10相同的电气特性，所以位线BLr从“H”切换到“L”所需的时间等于位线BLb从“H”切换到“L”所需的时间。此外，位线BLr的信号电压被延迟电路14延迟，并且被输入到pMOS晶体管P9的栅极。出于该原因，直到位线BLb从“H”切换到“L”，pMOS晶体管P9被维持为截止状态。结果，供电电压VDD经由pMOS晶体管P8和P9到位线BLb的供应被停止，并且如上文所述，位线BLb从“H”快速地切换到“L”。

其后，位线BLb上的电势“L”经由反相器IV4变为“H”，并且作 为输出数据DO而输出。

在位线BLr从“H”切换到“L”之后，位线BLr的电势“L”被延迟电路14延迟，并且被输入到pMOS晶体管P9的栅极。结果，pMOS晶体管P9转变到导通状态。此时，因为位线BLb处于“L”状态，所以位线BLb上的电势经由反相器IV4变为输出数据DO(“L”)。输出数据DO(“H”)被输入到pMOS晶体管P8的栅极，并且pMOS晶体管P8转变到截止状态。因此，在对“L”数据的读取时间段中，供电电压VDD没有经由pMOS晶体管P8和P9而被供应到位线BLb。

在下文中，描述将集中在读取电路13上。在其中读出“L”数据的情况下，当读取操作开始时，pMOS晶体管P9转变到截止状态，并且pMOS晶体管P8转变到导通状态。出于该原因，供电电压VDD没有经由pMOS开关P8和P9被供应到位线BLb。其后，在位线BLb从“H”切换到“L”的同时，输出数据DO从“L”切换到“H”，并且因此，pMOS晶体管P8从导通状态被改变到截止状态。

位线BLr也以与位线BLb相同的方式从“H”切换到“L”，但是位线BLr的信号电压被延迟电路14延迟，并且因此在输出数据DO变为“H”之前，位线BLr的电势“L”没有被输入到pMOS晶体管P9的栅极。因此，在对“L”数据的读取时间段中，防止位线BLb从“H”切换到“L”的电流没有被供应到位线BLb，并且位线BLb从“H”快速地切换到“L”。

接下来，参考图3来描述在其中读取“H”数据的情况。首先，预充电信号PC变为“H”，pMOS晶体管P3、P4、P5和P10转变到截止状态。结果，对位线BLt、BLb和BLr的预充电被停止。

接下来，字线WL的电势变为“H”，并且nMOS晶体管N3和N4转变到导通状态。结果，存储在SRAM单元10中的“H”数据被读出到位线BLb。亦即，如由图3中所图示的，位线BLb的电势按原样被维持为“H”。

“H”被供应到SRAM复制单元15中的反相器IV12的输出端部分和反相器IV11的输入端部分。出于该原因，反相器IV11的输出端部分的电势被维持为“L”。这里，如果字线WL的电势变为“H”，则nMOS晶体管N13和N14也转变到导通状态。结果，SRAM复制单元15中的反相器IV11的输出端部分的电势“L”被读出到位线BLr。亦即，位线BLr的电势 从“H”切换到“L”。

在位线BLr从“H”切换到“L”之后，位线BLr的电势“L”被延迟电路14延迟，并且被输入到pMOS晶体管P9的栅极。结果，pMOS晶体管P9转变到导通状态。此时，因为位线BLb的电势为“H”，所以开始供电电压VDD经由pMOS晶体管P8和P9的供应，并且位线BLb的电势被维持为“H”。

位线BLb的电势“H”经由反相器IV4变为“L”，并作为输出数据DO而输出。

在下文中，描述将集中在读取电路13上。在其中读出“H”数据的情况下，当读取操作开始时，pMOS晶体管P9转变到截止状态，并且pMOS晶体管P8转变到导通状态。出于该原因，供电电压VDD没有经由pMOS晶体管P8和P9被供应到位线BLb。其后，因为位线BLb被维持为“H”，并且输出数据DO也被维持为“L”，所以pMOS晶体管P8被维持在导通状态中。

位线BLr的电势从“H”切换到“L”，被延迟电路14延迟，并被输入到pMOS晶体管P9的栅极。结果，pMOS晶体管P9转变到导通状态。结果，在对“H”数据的读取操作期间，供电电压VDD经由pMOS晶体管P8和P9被供应到位线BLb，并且位线BLb的电势被维持为“H”。

第二实施例包括SRAM复制单元和延迟电路，其中，所述SRAM复制单元复制位线电势的位移，所述延迟电路延迟位线的信号电压。当读出“L”数据时，供电电压VDD到位线BLb的供应被停止，由此位线BLb可以从“H”快速地切换到“L”。此外，当读出“H”数据时，供电电压VDD被供应到位线BLb，由此位线BLb可以被维持为“H”，即使在存在泄漏电流的情况下。结果，可以执行关于SRAM单元的快速且正确的读取操作。

如上所述，根据第一实施例和第二实施例，能够提供一种可以加速读取操作的半导体存储设备。

尽管已经描述了特定实施例，但这些实施例仅已经通过举例的方式被呈现，并且不旨在限制本发明的范围。事实上，可以以多种其他形式来实现本文中描述的新颖的实施例；此外，可以在不偏离本发明的精神的范 围的情况下对本文中描述的实施例的形式进行各种省略、替代和改变。权利要求书及其等价要件旨在涵盖如将落入本发明的范围和精神内的这样的形式或修改。