具有基于存储单元线路电阻的位线驱动强度的磁存储器写入电路系统的制作方法

本发明的领域总体上涉及电子领域，并且更具体地涉及具有基于存储单元线路电阻的位线驱动强度的磁存储器写入电路系统。

背景技术：

图1示出了用于在半导体芯片上实现的随机存取存储器的体系结构100的图示。如在图1a中所观察到的，存储器体系结构100包括各个存储单元102的多个“切片”101，所述切片中的每一个存储特定位线103的位信息。存储器包括多个(n个)这种切片，所述切片等于从存储器中读取/写入存储器中的字的位宽度。在读取或写入操作期间，每个切片中的一个相同位置的存储单元被激活。在读取情况下，被激活的存储单元提供其相应位线上的位信息。在写入情况下，被激活的存储单元接收其相应位线上的位信息。

由地址解码器104来确定：将由任何特定存储器存取在所述切片中的每个切片中激活哪个特定相同位置存储单元。这里，地址解码器104接收输入地址，并且作为响应而激活多个字线105中的一个字线。由于每个字线跨切片中的所有切片耦合至相同位置存储单元，因此响应于地址而对一个字线进行的激活针对每位进入/流出数据字有效地使能一个存储单元。单个存储器芯片可以包括图1中所观察到的体系结构的仅一个或多个实例。在后者的情况下，地址解码过程可以包括激活和/或去激活存储器的符合图1的体系结构的整个部分。典型地，字线维度被称为“行(row)”，并且位线维度被称为“列(column)”。

附图说明

本发明是通过示例说明的，而不仅局限于各个附图的图示，在附图中，相同的参考标号表示类似的元件，其中：

图1示出了用于随机存取存储器的体系结构；

图2a示出了存储单元体(storagecellbank)切片；

图2b示出了存储单元体切片；

图3图解示出了图2a和图2b的存储单元体切片的操作；

图4示出了改进的存储单元体切片；

图5图解示出了图4的改进的存储单元体切片的操作；

图6示出了用于选择图4的改进的存储单元体切片的驱动晶体管的电路系统；

图7示出了由图4的改进的存储单元体切片执行的方法；

图8示出了计算系统。

具体实施方式

图2a示出了用于切片201的实施例，所述切片的存储单元202包括非易失性存储单元，如自旋转移力矩随机存取存储器(stt-mram)单元或磁隧道结(mtj)随机存取存储器单元。如本领域已知的，磁存储单元基于保持在存储单元内的磁化方向(例如，与1相对应的第一磁化方向和与0相对应的第二磁化方向)来存储位信息。在一般方法中，单元的电阻根据其磁化方向变化。由此，可以通过向单元两端施加电压并且感测流过所述单元的电流量(或者驱动通过所述单元的电流并感测其两端的电压)来判定存储单元保持为0还是1。

图2a的实施例示出了切片的写入电路系统(也就是说，为简单起见，数据读取感测电路系统未示出)。如图2a中所观察到的，切片包括m个存储单元202_0到202_m-1。由于存在携带具有相反极性的数据值的一对位线203_1、203_2，因此位线是差分的。如将从以下描述中清楚，将“1”还是“0”写入存储单元取决于驱动通过存储单元的电流的方向。

在将1写入特定存储单元中的情况下，首先，激活所述存储单元的字线，所述字线接通存储单元的相应存取晶体管206(相应字线在图2a中被标记为wl_0到wl_m-1)。没有激活其他存储单元的字线，这使它们相应的存取晶体管206断开。两个传输门组213、214也被使能。然后将对应于“1”的电压电平施加到写入数据(wrdata)输入端207，并且写入数据使能线路208被激活。作为响应，drvr_1和q2晶体管接通，并且drvr_2和q1晶体管断开。四个晶体管组的这种接通/断开状态使“1”电压电平呈现在写入数据位线203_1上，并且“0”电压电平呈现在/写入数据位线203_2上。通过这些电压设置，如图2a中所观察到的，电流被垂直地驱动“向上”通过被使能的存储单元。

相比而言，在将0写入特定存储单元中的情况下，首先，激活所述存储单元的字线，所述字线接通存储单元的相应存取晶体管。然后将对应于“0”的电压电平施加到写入数据(wrdata)输入端207，并且写入数据使能线路208被激活。作为响应，drvr_2和q1晶体管接通，并且drvr_1和q2晶体管断开，这反过来将“1”电压电平呈现在/写入数据位线203_2上并且将“0”电压电平呈现在写入数据位线203_1上。通过这些电压设置，如图2a中所观察到的，电流被垂直地驱动“向下”通过使能的存储单元。

当将0写入单元中时，图2a的切片的操作问题是存储单元之间的位线迹线的电阻的影响。参照图2b，存储单元之间的电阻被示出为集总元件特征215_b、215_t。在将0写入单元中的情况下，注意存储单元体的相反端的存储单元的存取晶体管之外的电阻路径的差异。具体地，耦合至字线wl-m-1的存储单元不具有跟随其存取晶体管的集总元件电阻，而耦合至字线wl-0的存储单元具有跟随其存取晶体管的m-1个集总元件电阻。后一种情况通过沿着电流路径216容易看到。

由此，在通过wl-m-1存储单元写入0期间，相应存取晶体管具有非常小的电阻来进行驱动。相比而言，在通过wl-0存储单元写入0期间，相应存取晶体管具有大量电阻来进行驱动。由于所述大量电阻，因此wl-0存取晶体管的接通电压可以被减小(因为跨更大的负载电阻存在的更大的电压)，所述接通电压反过来减小其跨导。存取晶体管跨导的降低与当写入到wl_0存储单元时在写入0期间提供沿着/数据位线203_2的更多的电压的需要相对应。

图3示出了当存储单元被写入0时根据它们沿存储单元体的位置的驱动通过的电流和施加到存储单元两端的电压的曲线图。所述曲线图是针对具有512个存储单元(即m＝512)的切片。实心方框与在已存在的0上写入0相对应。“空心”方框与在已存在的1上写入0相对应。在需要向如以上刚讨论的图3中的wl-0位置(wl位置＝0)处的存储单元施加更大的电压的情况下，其存取晶体管必须驱动的大负载电阻两端消耗大量的这种电压。这使得，相比于切片中的其他存储单元，最小施加电流301_c和电压301_v通过/跨此存储单元。然而，所述最小施加电流301_c和电压301_v是单元进行成功操作所需要的最小电流和电压。

当将同一个较大的电压施加到在存储单元体的另一端的wl-m-1位置(在图3中wl位置＝511)处的存储单元时，由于存在非常小的电阻供其存取晶体管进行驱动，因此在所述存储单元自身两端大量消耗了所述电压。如此，更高的驱动电流302_c被驱动通过存储单元，并且更大的电压302_v被施加到存储单元两端。如图3中所标记的，存储单元511接收比存储单元0多25ua的电流以及多220mv的电压。

由此，简而言之，当写入0时，施加到存储单元的电压和电流是存储单元沿存储单元体的位置的强函数。因为在写入1的情况下，跟随源极的电阻由mtj存储设备控制，所以写入1不展现几乎一样强的关系。施加到m-1位置的更高的电压和电流导致m-1位置处的存储单元的可靠性问题和/或更早的失败时间。

解决方案是根据所述体内的驱动器尝试将0写入其中的存储单元的位置来“微调”驱动/写入数据位线403_2的驱动器的强度。图4示出了根据将0写入其中的存储单元的位置来有效地选择驱动晶体管420_1到420_4中不同驱动晶体管的改进的切片设计的实施例401。

如图4的实施例中所观察到的，当提供足够用来将0写入存储单元中的电流量时，不同驱动晶体管420_1到420_4具有不同大小以便产生/写入数据位线403_2上的不同电压电平。具体地，驱动晶体管420_1具有4x的大小，驱动晶体管420_2具有8x的大小，驱动晶体管420_3具有16x的大小并且驱动晶体管420_4具有32x的大小(其中，x是大小的基本单位，如栅极数量和/或栅极宽度)。除了大小之外，通过设计具有不同跨导的不同驱动晶体管(例如，通过不同掺杂密度和/或轮廓)也可以影响驱动强度。如本领域已知的，由于驱动晶体管强度按比例缩放大小，因此驱动晶体管420_4具有驱动晶体管420_1的驱动强度的大约4倍的驱动强度。

如此，当驱动晶体管420_4供应足够用来将0写入存储单元中的电流量时，其两端将存在仅可以忽略或很小的电压降。在实施例中，当驱动晶体管420_4向存储单元写入时，将向/写入数据位线403_2提供几乎全部电源电压。因此，当向具有最大线路电阻的存储单元(例如，图2a，b中耦合至字线wl_0的存储单元)写入时，使用驱动晶体管420_4。更大的电源电压提供足够的电压余量以便吸收线路电阻两端的电压降，并且当将0写入存储单元中时，还继续维持其两端的适当的电压偏置。

相比而言，当最小驱动晶体管420-1供应足够用来将0写入存储单元中的电流量时，其两端将存在更大的电压降。在此，应理解的是，更小的驱动晶体管在其被激活时基本上具有更大的漏极到源极电阻。如此，更小的驱动晶体管将比针对相同电流量和栅极电压的更大的晶体管展现跨其源节点和端节点的更大的电压降。

如此，当晶体管420_1驱动/写入数据位线403_2时，当将0写入存储单元时，将向/写入数据位线403_2提供明显小于全部电源电压的电压电平。因此，当向具有最小负载电阻的存储单元(例如，图2a，b中耦合至字线wl-m-1的存储单元)写入时，使用最小驱动晶体管420_1。在此，因为存在很小/不存在线路电阻，所以不需要提供附加电压余量。如此，当将0写入存储单元中时，提供的更少的电压足够适当地偏置存储单元。

在实施例中，驱动晶体管drvr_1和drvr_2比驱动晶体管420_1到420_4中的任一个都大得多，从而使得其电压降相比于晶体管420_1到420_4中的任一个两端的电压降而言可以忽略。在图4的特定实施例中，驱动晶体管drvr_1和drvr_2是晶体管420_4的大小的两倍(64xvs.32x)。

在一个实施例中，选择晶体管420_1到420_4中单独的一个晶体管来驱动落入沿切片的存储单元体的存储单元的范围内的存储单元。例如，最小驱动晶体管420_1用于驱动位于具有最小线路电阻的第一位置范围内的存储单元(例如，如图2a，b中所观察到的，位于最右边的单元)，第二最小驱动晶体管420_2用于驱动位于具有第二最小线路电阻的第二范围内的存储单元(例如，如图2a，b中所观察到的，位于中右边的单元)，第二最大驱动晶体管420_3用于驱动位于具有第二最大线路电阻的第三范围内的存储单元(例如，如图2a，b中所观察到的，位于中左边的单元)，并且最大驱动晶体管420_4用于驱动位于具有最大线路电阻的第四范围内的存储单元(例如，如图2a，b中所观察到的，位于最左边的单元)。

图5示出了改变驱动器驱动强度可能对施加到跨存储单元位置的切片范围的不同存储单元的电压和电流的影响的示例。在此，使用在图3的原始数据的单数数据点上施加的实线503、504来描绘改进的电路的操作。重要的是，当写入到具有最小线路电阻的存储单元(图5中的存储单元位置511)时，仅使能最小驱动晶体管。如以上最后描述的，最小驱动晶体管仅能够应用降低的电源电压502_v和相应的降低的电源电流502_c。

如此，避免了与图2a和图2b的电路相关联的可靠性问题。也就是说，由于在改进的电路中使用更小的驱动晶体管，因此施加到具有最小线路电阻的存储单元(图5中的存储单元位置511)的电压和电流相比于针对图2a和图2b的原始电路系统中的相同位置存储单元的原始数据点明显地降低。由于最小驱动晶体管驱动远离具有最小线路电阻的存储单元的存储单元(即，从点502_c和502v沿曲线503，504移动到左边)，因此施加到存储单元的电压和电流将由于越来越多的电源电压专用于线路电阻两端的电压降而显著下降。

最后，在点505处，将激活下一个更大驱动晶体管，所述晶体管将能够向具有甚至更大增量的线路电阻的下一个存储单元提供名义上更大的电源电压。再次，由于下一个更大驱动晶体管驱动具有递增地增加的线路电阻的存储单元，因此施加到存储单元的电压和电流将下降(从点505沿曲线503，504向左移动)。在点506处，将激活下一个更大驱动晶体管，并且电路类似于以上所描述的操作直到在点507处激活最大驱动晶体管。在各种实施例中，由相同驱动晶体管写入到的存储单元的地址范围是连续的地址范围。

如图5中所观察到的，每个驱动晶体管被设计成用于至少供应足够用于将0写入具有最大线路电阻量的存储单元中的最小电压和电流，所述存储单元在驱动晶体管被配置成用于驱动的存储单元的范围内。

每切片的驱动晶体管的数量可以根据每切片的存储单元的数量以及假设特定驱动晶体管进行驱动的存储单元范围的粒度在实施例间变化。图6示出了选择特定驱动晶体管的解码电路系统610可以与使能不同字线的地址解码电路系统604隔离开。在此，地址解码电路系统604被设计成用于将特定地址减小到单数字线(每地址存在一个使能的字线)。

相比而言，基于输入地址而使能特定驱动晶体管的解码电路系统610没有将地址减小到细小的粒度。也就是说，因为每个驱动晶体管被配置成用于驱动存储单元的范围，所以任何驱动晶体管实质上被配置成用于针对存储器地址范围而被激活。如此，使能驱动晶体管的电路系统610激活相同输出，以便当存储器地址在特定范围内时选择相同驱动晶体管(存在针对多个存储器地址的一个使能的输出线)。

参照图4的电路，注意的是，在各种实施例中，当将“1”写入存储单元中时，仅可以使用驱动晶体管中的特定驱动晶体管(例如，最小驱动晶体管420_1)。

图7示出了可以由如本文中所描述的存储单元体切片执行的方法。如图7中所观察到的，所述方法包括：在701处确定多个位线驱动器中的用于在对第一存储单元进行的第一写入操作期间驱动位线的第一位线驱动器。所述方法还包括：在702处确定多个位线驱动器中的用于在对第二存储单元进行的第二写入操作期间驱动位线的第二位线驱动器。第一存储单元的存取晶体管在第一写入操作期间驱动的线路电阻小于第二存储单元的存取晶体管在第二写入操作期间驱动的线路电阻。第二位线驱动器也强于第一位线驱动器。

还指出关于本文中所讨论的可编程驱动器可以用于实施其他可编程驱动方案，如数据相关驱动(驱动强度是被写入的数据模式的函数)和/或进程相关驱动(驱动强度是晶片/裸片测量参数的函数)。前者可以通过在驱动器与数据总线之间耦合数据解码器来实施(解码器基于观察到的输入数据设置指定驱动强度)。后者可以通过将只读电路系统(例如，熔丝)耦合至驱动器来实施(吹制熔丝来建立驱动器的标称驱动强度)。可以在2013年6月28日提交的题为“lowpowerwriteandreaddesigntechniquesforresistivememory(电阻式存储器的低功率写入和读取设计技术)”的专利合作条约申请pct/us2013/048753中发现附加细节。

如在本文中所描述的存储器可以用于计算系统中以便实施例如高速缓存、系统存储器、非易失性“磁盘”存储设备(获取数据/将数据写入到例如大于存储在系统存储器中的“扇区”中的存储设备)、bios非易失性存储设备等中的任一个。

图8示出了示例性计算系统800的描述，如个人计算系统(例如，台式机或膝上型计算机)或者移动或手持式计算系统(如平板设备或智能电话)。如图8中所观察到的，基本计算系统可以包括中央处理单元801(所述中央处理单元可以包括例如多个通用处理核以及布置在应用处理器或多核处理器上的主存储器控制器)、系统存储器802、显示器803(例如，触摸屏、平板)、本地有线点到点链路(例如，usb)接口804、各种网络i/o功能805(如以太网接口和/或蜂窝调制解调器子系统)、无线局域网(例如，wifi)接口806、无线点到点链路(例如，蓝牙)接口807和全球定位系统接口808、各种传感器809_1到809_n(例如，陀螺仪、加速度计、磁力计、温度传感器、压力传感器、湿度传感器等中的一个或多个)、相机810、电池811、功率管理控制单元812、扬声器和麦克风813以及音频编码器/解码器814。

应用处理器或多核处理器850可以包括在其cpu801内的一个或多个通用处理核815、一个或多个图形处理单元816、存储器管理功能817(例如，存储器控制器)以及i/o控制功能818。通用处理核815通常执行操作系统以及计算系统的应用软件。图形处理单元816通常执行图形密集功能以便例如生成呈现在显示器803上的图形信息。存储器控制功能817与系统存储器802接口连接。在操作期间，数据和/或指令通常在更深的非易失性(例如，磁盘)存储设备820与系统存储器802之间传递。功率管理控制单元812通常控制系统800的功耗。

触摸屏显示器803、通信接口804至807、gps接口808、传感器809、相机810和扬声器/麦克风编解码器813、814中的每一个全都可以被视为相对于整个计算系统的各种形式的i/o(输入端和/或输出端)，所述整个计算系统在适当的情况下也包括集成外围设备(例如，相机810)。根据实施方式，这些i/o部件中的各种部件可以集成到应用处理器/多核处理器850上，或者可以被定位成远离裸片或被定位在应用处理器/多核处理器850的封装体之外。

本发明的实施例可包括如上所述的各个过程。过程可以被实施为机器可执行指令。所述指令可以用于使通用或专用处理器执行某些过程。可替代地，这些过程可以由包含用于执行所述过程的硬连线逻辑的特定硬件部件来执行，或者由编程计算机部件和定制硬件部件的任意组合来执行。

本发明的元件还可以被提供为用于存储机器可执行指令的机器可读介质。机器可读介质可以包括但不限于软盘、光盘、cd-rom和磁-光盘、闪存、rom、ram、eprom、eeprom、磁卡或光卡、传播介质或适用于存储电子指令的其他类型的介质/机器可读介质。例如，本发明可以被下载为计算机程序，所述计算机程序可以经由通信链路(例如，调制解调器或网络连接)以实现在载波或其他传播介质中的数据信号的方式从远程计算机(例如，服务器)被传送到请求计算机(例如，客户端)。

在前述说明书中，已经参考其特定示例性实施例描述了本发明。然而，将明显的是，可以在不脱离于如随附权利要求中阐述的本发明的更宽的精神和范围的情况下对其做出各种修改和改变。因此，说明书和附图要以说明性而非限制性的含义来看待。