存储装置与其操作方法与流程

本发明涉及一种基于相转换存储材料(例如硫族化合物(chalcogenide))及其他可编程电阻材料的存储装置，及此种装置的操作方法。

背景技术：

在可编程电阻存储阵列架构中，存储单元包含串联至可编程电阻存储元件的二极管或晶体管。二极管或晶体管作用如同存取装置，使存储单元可被选择以进行编程或读取操作，而未选存储单元中的电流流动则被阻隔。

可编程电阻存储元件包含相转换材料，此种材料的结晶(crystalline)相(低电阻性)及非结晶(amorphous)相(高电阻性)之间呈现电阻性高对比度。相转换材料可包含硫族化合物、及其他合金材料例如：锗(Ge)、锑(Sb)、碲(Te)、镓(Ga)、铟(In)、银(Ag)、硒(Se)、铊(TI)，铋(Bi)、锡(Sn)、铜(Cu)、钯(Pd)、铅(Pb)、硫(S)、和金(Au)。在相转换存储元件的正常操作中，流经相转换存储单元的电流脉冲可设定或重新设定相转换存储元件的电阻相。为了重新设定存储元件为非结晶相，可使用具有高振幅但短时间的电流脉冲。为了设定存储元件为结晶相，可使用具有中振幅但长时间的电流脉冲。为了读取存储元件的状态，低电压可施加至被选存储单元，以感测出电流。感测电流可具有至少两电流电平，低电流电平用于高电阻值状态，而高电流电平则用于低电阻值状态。因此，可在设定、重新设定、或读取被选存储单元的电阻值状态时，使用电流。

相转换存储装置中的存储单元在编程操作期间经历统计制程转换，导致代表逻辑电平的电阻范围的正规分布。相转换存储阵列内的小部分存储单元可落在正规分布外，且可被称为尾位(tail bit)。尾位可影响相转换存储装置的可靠性，特别是多位阶单元(multiple level cell，MLC)相转换存储装置，其中电阻值范围相较于单位阶单元(single-level cell，SLC)相转换存储装置有更紧密(closer)的电阻值范围。

在设定操作期间，设定-验证-设定操作是固定尾位的方式，以将存储元件设定为结晶相。在设定-验证-设定操作中，设定脉冲施加至存储元件，接着验证脉冲施加至存储元件以验证存储元件是否被设定在期望的电阻值范围内。若否，另一设定脉冲施加至存储元件，而此设定-验证-设定操作被重复直到存储元件被设定在期望的电阻值范围内。然而，此设定-验证-设定操作可能影响存储装置的编程效能，因为为了切换于存储单元设定操作及验证操作之间，必须改变存储单元所耦接的位线及字线的偏压设置。

需要能改善相转换存储装置的编程效能的技艺。

技术实现要素：

本案描述装置及方法，以将存储单元由第一电阻值状态改变为第二电阻值状态，不需要或需要较少的传统设定-验证-设定操作中的重复设定及验证脉冲。在存储单元的设定操作期间，编程电流的编程脉冲施加至存储单元，而送至设定操作的功率可响应于存储单元内的监控电阻值而被控制(例如借助调整编程电流脉冲的宽度)。

在本案中，“编程”可代表重新设定存储单元内的存储元件为非结晶相的“重新设定操作”，也代表设定此存储元件为结晶相的“设定操作”。“编程脉冲”可代表使用于重新操作中的电性脉冲，也代表使用于设定操作中的电性脉冲。编程脉冲的特征是电流或电压的振幅、持续时间、上升边缘的上升时间、下降边缘的下降时间。“编程电流”可代表在设定操作之中提供给存储单元的电流，或者是，在重新设定操作之中，为改变存储单元的电阻值状态而提供至存储单元的电流。

本案提出一种存储装置，包括：可编程电阻式存储单元阵列；及差动放大器，耦接至该可编程电阻式存储单元阵列。差动放大器感测位线上的第一电压及参考电压之间的电压差，并响应于该电压差提供一反馈信号，其中位线耦接至阵列中的存储单元。电流电路(例如定电流源电路)耦接至位线，以提供编程电流至存储单元所耦接的位线。

存储装置包括控制电路，控制电路耦接至可编程电阻式存储单元阵列及差动放大器，执行一编程操作，以改变该存储单元的第一电阻值状态为第二电阻值状态，编程操作包含：针对参考电压选择相关于第二电阻值状态的电压电平；导通电流电路以施加编程电流的一编程脉冲至存储单元；及致能差动放大器；其中电流电路响应于反馈信号截止编程电流。第二电阻值状态可借助引致结晶相于存储单元中的一相转换存储元件的主动区而被建立。

存储单元可具有对应的多个电阻值状态，包括第一电阻值状态及第二电阻值状态，且该参考电压具有相对于该些电阻值状态的对应的多个电压电平。存储单元包括具有主动区的相转换存储元件，此主动区因为阵列操作期间所施加的偏压而改变其相。在相转换存储的实施例中，在任何编程前，相转换存储元件在结晶相或低电阻值状态。在操作期间，主动区可被重新设定为非结晶相或高电阻值状态，或设定为结晶相或低电阻值状态。存储元件内的主动区接触加热器(heater)。为了方便说明，相转换存储元件内的主动区外的区域被称为非主动区。借助例如用于相转换存储元件的设定及重新设定操作，被提供以编程主动区的电流脉冲的振幅及时序决定主动区的尺寸及非主动区的尺寸。存储单元的电阻值状态(例如存储单元的第一电阻值状态及第二电阻值状态)包含相转换存储元件内的主动区的电阻值状态及非主动区的电阻值状态。再者，对应于主动区的不同尺寸，主动区例如可被转换为位于不同电阻值电平的一个或多个非结晶状态。

举例来说，主动区可位于存储单元的第一电阻值状态的非结晶或高电阻值状态，编程操作被执行以改变存储单元的第一电阻值状态为第二电阻值状态，其中主动区设定为结晶或低电阻值状态。举例来说，主动区可位于存储单元的第一电阻值状态的第一非结晶状态，编程操作被执行以改变该存储单元的第一电阻值状态为一第二电阻值状态，其中主动区位于第二非结晶状态，第二非结晶状态具有较第一非结晶状态低的电阻值。

存储装置可包含：反馈路径，位于提供反馈信号的差动放大器的一输出至电流电路之间，其中反馈信号流经反馈路径；及开关，与反馈路径串联连接，以控制反馈信号。举例来说，对于不使用电流电路的操作而言，开关可被截止以禁能电流电路。

在一实作中，电流电路可包含：第一晶体管，具有一第一端连接至一电源供应节点(例如VDD)、第二端连接至位线、与门极端连接至控制信号；第二晶体管，具有第一端连接至电源供应节点、第二端连接至控制信号、与门极端连接至控制信号；及第三晶体管，具有第一端连接至参考节点(例如GND)、第二端连接至控制信号、与门极端连接至反馈信号；其中电源供应节点位于第一电压电位，且参考节点位于低于第一电压电位的第二电压电位。存储单元可包含存储元件，及串联至该存储元件的存取装置。存储元件可包含可编程电阻存储材料，存取装置可包含第一端连接至存储元件、第二端连接至参考节点、与门极端连接至字线。

本案也提出一种存储装置的操作方法。

附图说明

图1显示了包含可编程电阻式存储单元阵列的存储装置的简易电路图。

图2显示了存储装置的简易电路图，其包含耦接至位线的电流镜电路。

图3显示了将存储单元的第一电阻值状态改变为第二电阻值状态的简易流程图。

图4A、4B、4C、及4D显示了范例性编程脉冲，并表示何时差动放大器可相对于编程脉冲而被致能。

图5A、5B、5C、及5D显示了范例性编程脉冲，并表示何时差动放大器可相对于编程脉冲而被致能。

图6显示了集成电路存储的简易方块图。

附图标记说明：

100、200、600：存储装置

101、102、103、104、121、122、123、124、210：存储单元

111、112、113、114、131、132、133、134、211：存储元件

160：存储阵列

161、640：字线译码器

162a、162b、162c、162d、645：字线

163、670：位线译码器

164a、164b、165、220：位线

166、680：感应电路与数据输入结构

180：电流路径

195：源极线终止电路

196a、196b：源极线

212：存取装置

230：差动放大器

235：反馈信号

237：开关

240：控制信号

250：电流电路

310、320、330、340：流程步骤

410、420、430、440、450、470、510、520、530、540、550、570：方波脉冲

411、461、481、561、581：低振幅

412、462、482、562、582：高振幅

413、463、483、563、567、583、593：上升边缘

414、464、484、564、568、584、594：下降边缘

460、560：三角波脉冲

480、580：阶梯波脉冲

565、590：混合脉冲

566、592：中振幅

610：控制电路

620：偏压源电路

630：总线

660：可编程电阻式存储单元阵列

665：全局位线

675：数据总线

685：线

690：其他电路

BL：位线

ENABLE：致能信号

GND：参考节点

I_drive：第二电流

I_cell：编程电流

T1、T2、T3：晶体管

VDD：电源供应节点

V_cell：第一电压

V_ref：参考电压

WL：字线

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。

本案实施例将配合图式提供详细说明。要了解，并非将本案限制在特定揭露结构实施例及方法，本案可使用其他特征、元件、方法、及实施例而实施。优选实施例被描述以阐明本案，但非用以限制其范围，本案范围如申请专利范围所述者。具有通常知识者在参照说明后可知悉各种均等变异。各种实施例中相仿的元件可共同参照相仿的参考数字。

图1显示了包含可编程电阻式存储单元阵列(例如160)的存储装置100的简易电路图。存储阵列160包含存储单元101、102、103、104，存储单元101、102、103、104具有对应的存储元件111、112、113、114，存储元件111、112、113、114耦接至对应的存取装置例如晶体管。存储阵列160也可包含存储单元121、122、123、及124，存储单元121、122、123、及124具有对应的存储元件131、132、133、134，存储元件131、132、133、134耦接至对应的存取装置例如晶体管。或者，可使用其他存取装置例如二极管或双极性接面晶体管。

存储阵列160包括复数条字线(例如162a、162b、162c、及162d)，平行地在第一方向上延伸，并与字线译码器161电性通信。存储单元102及104的存取晶体管的栅极连接至字线162a，存储单元101及103的存取晶体管的栅极共同连接至字线162b，存储单元122及124的存取晶体管的栅极共同连接至字线162c，存储单元121及123的存取晶体管的栅极共同连接至字线162d。

存储阵列160包含复数条位线(例如164a、164b)，平行地在与第一方向垂直的第二方向上延伸，并与位线译码器163电性通信。如图1所示，各存储元件设置在对应的存取装置漏极及对应的位线之间。或者，存储元件可位于对应的存取装置的源极侧。方块166内的感测电路(感测放大器)及数据输入结构，包含用于读取、设定、及重新设定操作的电压源及/或电流源，经由位线165耦接至位线译码器163。在范例实施例中，编程参考及反馈电路电性通信于位线165与感测电路及数据输入结构166。

如图1所述的范例，存储单元101、102、103及104内的存取装置的源极共同连接至终止于源极线终止电路195的源极线196a，例如参考节点。在替代实施例中，存取装置的源极并不电性连接，而是独立可控制的。存储单元121、122、123及124内的存取装置的源极共同连接至终止于源极线终止电路195的源极线196b。在一些实施例中，源极线终止电路195可包含偏压电路(例如电压源及电流源)及用于施加非接地电压的偏压至源极线(例如196a及196b)的译码电路。

于操作时，阵列160内的各存储单元取决于对应的存储元件的电阻值而储存数据。数据值例如可由以下方式决定：通过感测电路的感测放大器(方块166)比较被选存储单元的位线上的电压与适当的参考电压。参考电压的建立，使预定范围内的电压对应至逻辑“0”，及另一不同范围内的电压对应至逻辑“1”。

读取或写入至阵列160的存储单元可由以下方式达成：施加适当的电压至一条字线并耦接一条位线至电压源，以使电流流经被选存储单元。如图1所示的范例，经过被选存储单元(于此例中存储单元121及对应的存储元件131)的电流路径180借助施加电压至位线164a、字线162d、及源极线196b而被建立，此些电压足以导通存储单元121的存取晶体管并于路径180内引致电流从位线164a流至源极线196b，反之亦然。所施加的此些电压的电平及持续时间取决于所执行的操作，例如读取操作或写入操作。

图2显示了存储装置的简易电路图，包含耦接至位线的电流镜电路。存储装置200包含可编程电阻式存储单元阵列、及耦接至可编程电阻式存储单元阵列的差动放大器(例如230)。差动放大器感测此阵列内的存储单元(例如210)所耦接位线(例如220)上的第一电压(例如V_cell)及参考电压(例如V_ref)之间的电压，并响应于此电压差提供反馈信号(例如235)。差动放大器可经由致能信号ENABLE而被致能，使得差动放大器可响应于在差动放大器的输入端上所感测的第一电压V_cell及参考电压V_ref之间的电压差，而提供输出信号。图1所示的感测电路/数据输入结构166的编程参考及反馈电路可分别包含如图2所示的参考电压(例如V_ref)及差动放大器(例如230)。图1所示的存储单元(例如101、102、103、104、121、122、123、124)可包含图2所示的存储单元(例如210)。

存储单元可包含可编程电阻存储材料。可编程电阻存储材料可包含硫族化合物(chalcogenide)、及其他合金材料，例如：锗(Ge)、锑(Sb)、碲(Te)、镓(Ga)、铟(In)、银(Ag)、硒(Se)、铊(TI)，铋(Bi)、锡(Sn)、铜(Cu)、钯(Pd)、铅(Pb)、硫(S)、和金(Au)。

电流电路(例如250)耦接至位线以提供编程电流(例如I_cell)至存储单元所耦接的位线。电流电路可包含第一电流路径及第二电流路径，皆位于电源供应节点(VDD)及参考节点(GND)之间，其中电源供应节点位于第一电压电位上，而参考节点位于低于第一电压电位的第二电压电位上。第一电流路径可提供编程电流I_cell至存储单元所耦接的位线。第二电流路径可响应于反馈信号(235)控制第二电流(例如I_drive)。编程电流I_cell于振幅上镜射第二电流I_drive。

如图2所示之例，电流电路可包含第一电流路径(包含第一晶体管(T1，图2))及第二电流路径(包含第二晶体管(T2)及第三晶体管(T3))。第一晶体管(例如T1)具有第一端连接至电源供应节点(例如VDD)、第二端连接至位线(例如220)、与门极端连接至控制信号(例如240)。第二晶体管(例如T2)具有第一端连接至电源供应节点(例如VDD)、第二端连接至控制信号(例如240)、与门极端连接至控制信号(例如240)。第三晶体管(例如T3)具有第一端连接至参考节点(例如GND)、第二端连接至控制信号(例如240)、与门极端连接至反馈信号(例如235)。第一电流路径及第二电流路径皆位于电源供应节点(VDD)及参考节点(GND)之间，其中电源供应节点位于第一电压电位，且参考节点位于低于第一电压电位的第二电压电位。

存储单元(例如210)可包含存储元件(例如211)，及串联连接于存储元件的存取装置(例如212)。存储元件可包含可编程电阻存储材料，存取装置可包含第一端连接至存储元件、第二端连接至参考节点(GND)、与门极端连接至字线(WL)。

存储装置可包含：反馈路径，位于提供反馈信号的差动放大器的一输出至电流电路之间，其中反馈信号流经反馈路径；及开关(例如237)，与反馈路径串联连接，以控制反馈信号。举例来说，例如读取操作并不使用此电流电路，开关可被截止以禁能此电流电路。

虽然如图2所示之例中，电流电路(例如250)耦接至一条位线，此电流电路可被耦接至多条位线(例如图1 164a、164b)，并由多条位线分享。在一实作中，电流电路可耦接至存储单元的三维方块内的多条位线，并由此些位线分享，其中此三维方块包含多层存储单元，该些多层存储单元设置为二维存储单元阵列。

图3显示了将存储单元的第一电阻值状态改变为第二电阻值状态的简易流程图，其中第二电阻值状态可借助引致结晶相于存储单元中的相转换存储元件的主动区而被建立。于步骤310，针对参考电压选择电平相关于第二电阻值状态的电压。举例来说，多阶存储单元(multiple level cell，MLC)可具有介于三个电阻数值(例如200k欧姆、400k欧姆、600k欧姆)之间的四个电阻值范围，其中各电阻值范围表示一个逻辑电平。举例来说，低于200k欧姆的电阻值范围表示第一逻辑电平、200k欧姆及400k欧姆之间的电阻值范围表示第二逻辑电平、400k欧姆及600k欧姆之间的电阻值范围表示第三逻辑电平、及超过600k欧姆的电阻值范围表示第四逻辑电平。

于步骤320，电流电路被导通，以施加编程电流的编程脉冲至存储单元。施加编程电流的编程脉冲的目的在于产生热，以将存储单元内的存储元件再结晶化(re-crystalize)。施加编程电流的编程脉冲可包含施加电压脉冲至存储单元(例如图2210)内的存取装置(例如图2212)的控制栅极所耦接的字线WL，并提供编程电流(例如图2的I_cell)至存储单元所耦接的位线(例如图2220)。电压脉冲可包含方波形、三角波形、阶梯波形、或混合波形。接续在编程电流的第一编程脉冲后，编程电流的第二编程脉冲可被施加至存储单元。施加编程电流的第二编程脉冲可包含施加第二电压脉冲至存储单元。第二电压脉冲可包含方波形、三角波形、阶梯波形、或混合波形。各种波形可配合图4A、4B、4C、4D、5A、5B、5C、5D而被进一步说明。在此案的实作中，表示逻辑电平的电阻值范围的分布通过实时(real time)电阻值监控方法而被缩紧(tighten)。在替代实作中，设定脉冲的下降边缘可被用于配合实时电阻值监控方法而缩紧分布。为了设定存储单元于结晶相，具有相对快速上升边缘的编程脉冲可过度设定(over-set)存储单元，故存储单元被设定在所需的电阻值范围外面。在本案中，编程脉冲(例如设定编程)可包含相对慢速上升边缘，以限制设定电流避免过度设定存储单元。

在步骤330，差动放大器被致能。在编程电流的第一所述编程脉冲被施加至存储单元后，且在编程电流的第一所述编程脉冲及编程电流的第二编程脉冲之间，差动放大器可被致能，并配合图4A、4B、4C、4D、5A、5B、5C、5D作进一步说明。

于步骤340，电流电路响应于来自差动放大器的反馈信号而截止编程电流。当差动放大器致能，差动放大器可响应于差动放大器的输入处的第一电压V_cell(图2)及参考电压V_ref(图2)之间的电压差而提供反馈信号。在电流电路被导通后，施加至存储单元的编程电流的编程脉冲的宽度变大，存储单元210(图2)内的存储元件211的电阻值变小，存储单元所耦接的位线220(图2)上的第一电压V_cell(图2)变低。如此，当第一电压V_cell到达参考电压V_ref(图2)时，电流电路250(图2)响应于来自差动放大器的反馈信号235(图2)而截止编程电流。

图4A、4B、4C、及4D显示了当施加编程电流的编程脉冲至存储单元，以改变存储单元的第一电阻值状态为第二电阻值状态时，可被施加至存储单元的范例性编程脉冲，其中第二电阻值状态可为结晶状态而编程脉冲可为电压振幅。图4A、4B、4C、及4D也表示何时差动放大器可相对于编程脉冲而被致能。

图4A显示了单一方波脉冲410，可经由字线(例如图2WL)被施加至存储单元(例如图2210)的存取装置(例如212)。方波脉冲于上升边缘(例如413)从低振幅(例如411)转换至高振幅(例如412)，于下降边缘(例如414)从高振幅转换至低振幅，并具有上升边缘及下降边缘之间的脉冲宽度。下降边缘由写入电路(write head)的关闭电路所产生，而反馈信号(例如图2235)从差动放大器(例如图2230)侦测。写入电路负责写入数据至存储单元。举例来说，感测放大器可被耦接至写入电路，而一个存储单元库(bank)的128个感测放大器可被耦接至128个写入电路。下降边缘可为相对慢速下降边缘，虽然图4A显示了相对快速上升边缘。方波脉冲的总周期包含上升边缘的上升时间、下降边缘的下降时间、及脉冲宽度。脉冲宽度可具有的最小时间为10ns。在如箭号所示，单一方波脉冲的起点后及终点前，差动放大器(例如图2230)被致能。举例来说，在单一方波脉冲终点前，电流电路(例如250)可响应于反馈信号(例如图2235)而截止编程电流(例如图2I_cell)。

图4B显示了混合方波脉冲(例如420、430、440)，可经由字线(例如图2WL)被施加至存储单元(例如图2210)的存取装置(例如212)。在一范例中，第二方波脉冲430接续在第一方波脉冲420后被施加，而差动放大器(例如图2230)于第一方波脉冲及第二方波脉冲之间被致能。举例来说，在第二方波脉冲终点前，电流电路(例如250)可响应于反馈信号(图2235)截止编程电流(图2I_cell)。在另一范例中，混合脉冲440被施加，此脉冲在方波部分后具有阶梯波部分，而差动放大器(图2230)在阶梯波部分终点前被致能。举例来说，在混合脉冲终点前，电流电路(例如250)可响应于反馈信号(图2235)截止编程电流(图2I_cell)。

图4C显示了混合方波/三角波脉冲(例如450、460)，可经由字线(例如图2WL)被施加至存储单元(例如图2210)的存取装置(例如212)。三角波脉冲于上升边缘(例如463)从低振幅(例如461)转换至高振幅(例如462)，并于下降边缘(例如464)从高振幅转换至低振幅。三角波的总周期包含上升边缘的上升时间、及下降边缘的下降时间。在一范例中，三角波脉冲460接续在方波脉冲450后被施加，而差动放大器(例如图2230)于方波脉冲及三角波脉冲之间被致能。电流电路(例如250)在三角波脉冲终点前响应于反馈信号(图2235)而截止编程电流(图2I_cell)。在差动放大器被致能后，当编程电流为导通时，上升边缘(例如463)的振幅(例如电压)升高。换言之，只要来自差动放大器的反馈信号并不指示要截止编程电流，上升边缘的振幅(例如电压)持续升高，而编程电流(例如图2I_cell)持续升高并流过存储单元(图2210)。

图4D显示了混合方波/阶梯波脉冲(例如470、480)，可经由字线(例如图2WL)被施加至存储单元(例如图2210)的存取装置(例如212)。阶梯波脉冲于阶梯波形状的上升边缘(例如483)从低振幅(例如481)转换至高振幅(例如482)，并于下降边缘(例如484)从高振幅转换至低振幅。在一范例中，阶梯波脉冲480接续在方波脉冲470后被施加，而差动放大器(例如图2230)于方波脉冲及三角波脉冲之间被致能。举例来说，电流电路(例如250)在阶梯波脉冲终点前响应于反馈信号(图2235)截止编程电流(图2I_cell)。在差动放大器被致能后，当编程电流为导通时，阶梯波形状的上升边缘(例如483)的振幅(例如电压)升高。换言之，只要来自差动放大器的反馈信号并不指示要截止编程电流，阶梯波形状的上升边缘的振幅(例如电压)持续升高，而编程电流(例如图2I_cell)持续升高并流过存储单元(图2210)。

图5A、5B、5C、及5D显示了当施加编程电流的编程脉冲至存储单元以改变存储单元的第一电阻值状态为第二电阻值状态时，可被施加至存储单元的范例性编程脉冲，其中第二电阻值状态可为结晶状态而编程脉冲可为电压振幅。图5A、5B、5C、及5D也表示何时差动放大器可相对于编程脉冲而被致能。

图5A显示了单一方波脉冲510，可经由字线(例如图2WL)被施加至存储单元(例如图2210)的存取装置(例如212)。如箭号所示，在单一方波脉冲终点前，差动放大器(例如图2230)被致能。举例来说，在单一方波脉冲终点前，电流电路(例如250)可响应于反馈信号(例如图2235)而截止编程电流(例如图2I_cell)。若截止编程电流的反馈信号(图2235)未被侦测到，另一方波脉冲可被施加。

图5B显示了混合方波脉冲(例如520、530、540)，可经由字线(例如图2WL)被施加至存储单元(例如图2210)的存取装置(例如212)。在一范例中，第二方波脉冲530接续在第一方波脉冲520后被施加，而差动放大器(例如图2230)较早于第一方波脉冲终点被致能。举例来说，在第二方波脉冲终点前，电流电路(例如250)可响应于反馈信号(图2235)截止编程电流(图2I_cell)。在另一范例中，混合脉冲540被施加，此脉冲在方波部分后具有阶梯波部分，而差动放大器(图2230)在阶梯波部分终点前被致能。举例来说，在混合脉冲终点前，电流电路(例如250)可响应于反馈信号(图2235)截止编程电流(图2I_cell)。

图5C显示了混合方波/三角波脉冲(例如550、560、565)，可经由字线(例如图2WL)被施加至存储单元(例如图2210)的存取装置(例如212)。三角波脉冲于上升边缘(例如563)从低振幅(例如561)转换至高振幅(例如562)，并于下降边缘(例如564)从高振幅转换至低振幅。在一范例中，三角波脉冲560接续在方波脉冲550后被施加，而差动放大器(例如图2230)在方波脉冲终点前被致能。举例来说，在三角波脉冲终点前，电流电路(例如250)可响应于反馈信号(例如图2235)而截止编程电流(例如图2I_cell)。在另一范例中，混合脉冲(例如565)可被施加，此脉冲具有方波部分及后续的三角波部分，差动放大器(例如图2230)于混合脉冲的方波部分的起点及终点之间被致能。三角波部分的上升边缘(例如567)从中振幅(566，位于低振幅(例如561)及高振幅(例如562)之间)转换至高振幅(例如562)，并于下降边缘(例如568)从高振幅转换至低振幅。举例来说，在混合脉冲终点前，电流电路(例如250)可响应于反馈信号(例如图2235)而截止编程电流(例如图2I_cell)。在差动放大器被致能后，当编程电流为导通时上升边缘(例如567)的振幅(例如电压)升高。换言之，只要来自差动放大器的反馈信号并不指示要截止编程电流，上升边缘的振幅(例如电压)持续升高，而编程电流(例如图2I_cell)持续升高并流过存储单元(图2210)。

图5D显示了混合方波/三角波脉冲(例如570、580、590)，可经由字线(例如图2WL)被施加至存储单元(例如图2210)的存取装置(例如212)。阶梯波脉冲于阶梯波形状的上升边缘(例如583)从低振幅(例如581)转换至高振幅(例如582)，并于下降边缘(例如584)从高振幅转换至低振幅。在一范例中，阶梯波脉冲580接续在方波脉冲570后被施加，而差动放大器(例如图2230)在方波脉冲终点前被致能。举例来说，电流电路(例如250)在阶梯波脉冲终点前响应于反馈信号(图2235)截止编程电流(图2I_cell)。在另一范例中，混合脉冲(例如590)可被施加，此脉冲具有方波部分及后续的阶梯波部分，差动放大器(例如图2230)于混合脉冲的方波部分终点前被致能。阶梯波部分于阶梯波形状的上升边缘(例如593)从中振幅(592，介于低振幅(例如581)及高振幅(例如582)之间)转换至高振幅(例如582)，并于下降边缘(例如594)从高振幅转换至低振幅。举例来说，在混合脉冲终点前，电流电路(例如250)可响应于反馈信号(例如图2235)而截止编程电流(例如图2I_cell)。在差动放大器被致能后，当编程电流为导通时，阶梯波形状的上升边缘(例如593)的振幅(例如电压)升高。换言之，只要来自差动放大器的反馈信号并不指示要截止编程电流，上升边缘的振幅(例如电压)持续升高，而编程电流(例如图2I_cell)持续升高并流过存储单元(图2210)。

图6显示了集成电路存储装置600的简易方块图。存储装置600包含可编程电阻式存储单元阵列(例如660)、及耦接至可编程电阻式存储单元阵列的差动放大器(例如图2230)。差动放大器感测该可编程电阻式存储单元阵列(660)的一存储单元(例如图2210)所耦接的位线(例如220)上的一第一电压及一参考电压之间的一电压差，并响应于电压差提供一反馈信号(图2235)。存储装置600包含电流电路(图2250)，耦接至位线以提供编程电流至存储单元所耦接的位线。

存储装置600包含控制电路(例如610)，耦接至可编程电阻式存储单元阵列及差动放大器，执行编程操作，以改变存储单元的第一电阻值状态为第二电阻值状态，编程操作包含：针对参考电压选择相关于第二电阻值状态的一电压电平；导通电流电路以施加编程电流的编程脉冲至存储单元；及致能差动放大器；其中电流电路响应于反馈信号截止编程电流。

控制电路610例如以状态机实现，控制电路610提供信号以控制由偏压源电路620中的一个或多个电压供应器所产生或提供的偏压，以执行各种操作，包含存储单元的写入、读取、抹除操作。控制器可使用已知的特殊用途逻辑电路而实现。在替代实施例中，控制器包含一般用途处理器，可实现在相同的集成电路上，执行计算机程序以控制装置的操作。在另替代实施例中，特殊用途逻辑电路及一般用途处理器的组合可被使用以实现控制器。

在一些实施例，存储阵列660可包含单一位阶存储单元(single level cell，SLC)。在另些实施例，存储阵列660可包含MLC。字线译码器640耦接至复数条字线645，该些字线645沿着存储阵列660的多列(row)而设置。位线译码器670经由全局位线665耦接至存储阵列660。全局位线665耦接至区域位线(未显示)，区域位线沿着存储阵列660的多行(column)而设置。地址供应在总线630上并送至位线译码器670(行地址)及字线译码器640(列地址)。方块680内的感测电路/数据输入结构(包含电压及/或电流源以用于写入、读取及抹除操作)，经由数据总线675耦接至位线译码器670。方块680内的感测电路/数据输入结构可包含参考电压(例如图2V_ref)、及差动放大器(例如图2230)。数据经由线685被供应至集成电路上的其他电路690，或从其他电路690被供应，此些电路690例如一般用途处理器或特殊用途应用电路，或提供集成电路存储600所支持系统单芯片功能的模块的组合。其他电路690可包含例如输入/输出埠。线685可包含输出数据线，位于感测电路680的差动放大器的输出及其他电路690的数据输出多任务器的输入之间。

本案适用于需要编程验证的存储器，包含电感式桥接随机存取存储器(Conductive Bridging Random Access Memory，CBRAM)及耐火金属氧化物RAM(Reffactory metal oxide RAM，ReOXRAM)。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。