存储器阵列及其读、编程、擦除操作方法与流程

本发明涉及存储器领域，特别涉及一种存储器阵列及其读、编程、擦除操作方法。

背景技术：

闪存(Flash Memory)是一种长寿命的非易失性(在断电情况下仍能保持所存储的数据信息)的存储器，由于其断电时仍能保存数据，闪存通常被用来保存设置信息。闪存是非易失存储器，可以对称为块的存储器单元进行擦除和编程。任何闪存器件的编程操作只能在空白或已擦除的单元内进行，所以大多数情况下，闪存在进行编程操作之前必须先执行擦除。现在市场上两种主要的非易失性闪存为NOR Flash和NAND Flash。尽管NOR Flash的读速度比NAND Flash稍快，但是其擦除和写入的速度却较慢，大大影响到它的性能。相比之下，NAND Flash的内部采用非线性宏单元模式，为固态大容量内存的实现提供了廉价有效的解决方案，具有容量较大，改写速度快等优点，适用于大量数据的存储，在业界得到了越来越广泛的应用，如嵌入式产品中包括数码相机、MP3随身听记忆卡、体积小巧的U盘等。NAND Flash执行擦除操作十分简单，而NOR Flash则要求在进行擦除前先要将目标块内所有位的数据都写为数据0，因此，NAND Flash的编程速度比NOR Flash快很多。NAND flash的结构能提供极高的单元密度，可以达到高存储密度，并且编程和擦除的速度也很快。

图1是现有技术的一种存储器阵列的电路图。图1所示的存储器阵列100属于NOR Flash，包括多个分栅闪存单元(101、102至10n)；所述分栅闪存单元包括源极、漏极、第一控制栅结构、字线结构和第二控制栅结构；每一个分栅闪存单元的源极和漏极分别耦接第一位线BL1和第二位线BL2，且后一个分栅闪存单元的漏极耦接前一个分栅闪存单元的源极；所述多个分栅闪存单元的字线结构分别耦接各自的字线；所述多个分栅闪存单元的第一控制栅结构分别耦接各自的第一控制栅线；所述多个分栅闪存单元的第二控制栅结构分别耦接各自的第二控制栅线。具体而言，分栅闪存单元101的字线结构耦接字线WL1，其第一控制栅结构耦接第一控制栅线CG01，其第二控制栅结构耦接第二控制栅线CG11；分栅闪存单元102的字线结构耦接字线WL2，其第一控制栅结构耦接第一控制栅线CG02，其第二控制栅结构耦接第二控制栅线CG12；以此类推，分栅闪存单元10n的字线结构耦接字线WLn，其第一控制栅结构耦接第一控制栅线CG0n，其第二控制栅结构耦接第二控制栅线CG1n。在所述存储器阵列100中，每一个分栅闪存单元通过接触孔(Contact)与所述第一位线BL1或第二位线BL2相耦接，也即图中的P1、P2、P3、……、P(n-1)和Pn。一般而言，在存储器芯片的版图设计中，所述接触孔所占用的面积较大。若所述存储器阵列100包含N个分栅闪存单元，N为正整数，则需要N+1个接触孔，存储器阵列100占用的版图面积较大。

因此，根据以上分析可知，现有技术的存储器阵列面临着在版图设计时面积较大的问题。

技术实现要素：

本发明解决的技术问题是如何降低现有技术的存储器阵列的面积。

为解决上述技术问题，本发明实施例提供一种存储器阵列，包括多个块结构，每一个所述块结构中包括多个分栅闪存单元；所述分栅闪存单元包括源极、漏极、第一控制栅结构、字线结构和第二控制栅结构；在所述每一个块结构中：所述多个分栅闪存单元依次串联在第一位线和第二位线之间，其中，第一个分栅闪存单元的漏极耦接第一位线，后一分栅闪存单元的漏极耦接前一分栅闪存单元的源极，最后一个闪存单元的源极耦接第二位线；所述多个分栅闪存单元的字线结构分别耦接各自的字线；所述多个分栅闪存单元的第一控制栅结构分别耦接各自的第一控制栅线；所述多个分栅闪存单元的第二控制栅结构分别耦接各自的第二控制栅线。

可选地，在相邻的两个块结构中，两个块结构的最后一个分栅闪存单元的源极通过同一接触孔耦接至所述第二位线，或者，两个块结构的第一个分栅闪存单元的漏极通过同一接触孔耦接至所述第一位线。

可选地，所述分栅闪存单元还包括半导体衬底、位线结构和浮栅结构；其中，所述源极和所述漏极形成于所述半导体衬底内部；所述位线结构位于所述半导体衬底的表面，所述位线结构包括耦接所述漏极的第一位线结构和耦接所述源极的第二位线结构；所述字线结构位于所述半导体衬底的表面且位于所述第一位线结构和第二位线结构之间；所述浮栅结构位于所述半导体衬底的表面，所述浮栅结构包括第一浮栅结构和第二浮栅结构，所述第一浮栅结构位于所述第一位线结构和所述字线结构之间，所述第二浮栅结构位于所述第二位线结构和所述字线结构之间；所述第一控制栅结构位于所述第一浮栅结构的表面，所述第二控制栅结构位于所述第二浮栅结构的表面。

为解决上述技术问题，本发明实施例还提供一种以上所述的存储器阵列的读操作方法，包括：在被选中的块结构内，当对其内部的待读取分栅闪存单元进行读操作时，通过对所述待读取分栅闪存单元以外的分栅闪存单元的字线、第一控制栅线、第二控制栅线的电压配置，使得所述待读取分栅闪存单元以外的分栅闪存单元的漏极和源极之间导通；通过对所述第一位线、第二位线以及所述待读取分栅闪存单元的字线、第一控制栅线、第二控制栅线的电压配置，选中所述待读取分栅闪存单元并对其进行读操作。

可选地，所述对所述待读取分栅闪存单元以外的分栅闪存单元的字线、第一控制栅线、第二控制栅线的电压配置包括：对所述待读取分栅闪存单元以外的分栅闪存单元的字线施加3V至6V的电压；对所述待读取分栅闪存单元以外的分栅闪存单元的第一控制栅线施加3V至6V的电压；对所述待读取分栅闪存单元以外的分栅闪存单元的第二控制栅线施加3V至6V的电压。

可选地，所述对所述第一位线、第二位线以及所述待读取分栅闪存单元的字线、第一控制栅线、第二控制栅线的电压配置包括：对所述第一位线施加-1V至1V的电压；对所述第二位线施加0.5V至0.8V的电压；对所述待读取分栅闪存单元的字线施加3V至6V的电压；对所述待读取分栅闪存单元的第一控制栅线施加-2V至1V的电压；对所述待读取分栅闪存单元的第二控制栅线施加3V至6V的电压。

为解决上述技术问题，本发明实施例还提供一种以上所述的存储器阵列的编程操作方法，包括：在被选中的块结构内，当对其内部的待编程分栅闪存单元进行编程操作时，通过对所述待编程分栅闪存单元以外的分栅闪存单元的字线、第一控制栅线、第二控制栅线的电压配置，使得所述待编程分栅闪存单元以外的分栅闪存单元的漏极和源极之间导通；通过对所述第一位线、第二位线以及所述待编程分栅闪存单元的字线、第一控制栅线、第二控制栅线的电压配置，选中所述待编程分栅闪存单元并对其进行编程操作。

可选地，所述对所述待编程分栅闪存单元以外的分栅闪存单元的字线、第一控制栅线、第二控制栅线的电压配置包括：对所述待编程分栅闪存单元以外的分栅闪存单元的字线施加8V至11V的电压；对所述待编程分栅闪存单元以外的分栅闪存单元的第一控制栅线施加8V至11V的电压；对所述待编程分栅闪存单元以外的分栅闪存单元的第二控制栅线施加8V至11V的电压。

可选地，所述对所述第一位线、第二位线以及所述待编程分栅闪存单元的字线、第一控制栅线、第二控制栅线的电压配置包括：对所述第一位线施加3V至6V的电压；对所述第二位线施加0.1V至0.5V的电压；对所述待编程分栅闪存单元的字线施加1.2V至1.8V的电压；对所述待编程分栅闪存单元的第一控制栅线施加8V至11V的电压；对所述待编程分栅闪存单元的第二控制栅线施加8V至11V的电压。

可选地，所述对所述第二位线施加0.1V至0.5V的电压包括：施加编程电流至所述第二位线，所述编程电流使得所述第二位线上形成有范围为0.1V至0.5V的电压。

为解决上述技术问题，本发明实施例还提供一种以上所述的存储器阵列的擦除操作方法，包括：在被选中的块结构内，通过对待擦除分栅闪存单元的字线、第一控制栅线、第二控制栅线的电压配置，选中所述待擦除分栅闪存单元并对其进行擦除操作。

可选地，所述对待擦除分栅闪存单元的字线、第一控制栅线、第二控制栅线的电压配置包括：对所述待擦除分栅闪存单元的字线施加6V至10V的电压；对所述待擦除分栅闪存单元的第一控制栅线施加-5V至-9V的电压；对所述待擦除分栅闪存单元的第二控制栅线施加-5V至-9V的电压。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明实施例提出的存储器阵列，可以包括多个块结构，每一个所述块结构中包括多个分栅闪存单元；区别于现有技术，在本实施例存储器阵列的每一块结构中，所述多个分栅闪存单元依次串联在第一位线和第二位线之间，其中，第一个分栅闪存单元的漏极耦接第一位线，后一分栅闪存单元的漏极耦接前一分栅闪存单元的源极，最后一个闪存单元的源极耦接第二位线，可知本实施例的存储器阵列的每一个块结构中仅有第一个和最后一个分栅闪存单元耦接第一位线或第二位线，也即每一个块结构共需要两个接触孔以使得分栅闪存单元耦接位线，在块结构包含的分栅闪存单元的数量较多时，可以较大程度地节约存储器阵列的版图面积。

进一步而言，在具体实施中，在相邻的两个块结构中，两个块结构的最后一个分栅闪存单元的源极通过同一接触孔耦接至所述第二位线，或者，两个块结构的第一个分栅闪存单元的漏极通过同一接触孔耦接至所述第一位线，可以将进一步地降低存储器阵列所需的接触孔数量，进一步地降低其占用的版图面积。

进一步而言，在对本发明实施例存储器阵列中被选中的块结构内的分栅闪存单元进行读、编程操作时，通过对被选中的块结构内待操作的分栅闪存单元以外的分栅闪存单元的字线、第一控制栅线、第二控制栅线，使得其漏极和源极之间导通，起到传递第一位线和第二位线电压的作用，使得待操作的分栅闪存单元接收被传递的第一位线和第二位线的电压以利于其被操作。并且通过对以上控制线的电压配置使得所述待操作的分栅闪存单元以外的分栅闪存单元不被读或者编程，在保证存储器稳定性能的同时防止误操作。

附图说明

图1是现有技术的一种存储器阵列的电路图。

图2是本发明实施例一种存储器阵列的电路图。

图3是本发明实施例分栅闪存单元的剖面结构示意图。

具体实施方式

如背景技术部分所述，在现有技术中，若由分栅闪存单元组成的NOR型存储器阵列包括N个分栅闪存单元，那么在版图设计中需要N+1个接触孔，占用的版图面积较大。

针对以上所述的技术问题，本发明实施例提供一种存储器阵列，所述存储器阵列可以包括多个块结构，每一个块结构包括多个分栅闪存单元，所述多个分栅闪存单元依次串联在第一位线和第二位线之间，其中，第一个分栅闪存单元的漏极耦接第一位线，后一分栅闪存单元的漏极耦接前一分栅闪存单元的源极，最后一个闪存单元的源极耦接第二位线，所述存储器阵列的每一个块结构中仅有第一个和最后一个分栅闪存单元耦接第一位线或第二位线，也即每一个块结构共需要两个接触孔以使得分栅闪存单元耦接位线，可以较大程度地节约存储器阵列的版图面积。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2是本发明实施例一种存储器阵列的电路图。

如图2所示，本发明实施例存储器阵列200可以包括多个块结构20、21、……、以此类推，每一个所述块结构中包括多个分栅闪存单元。具体地，块结构20可以包括分栅闪存单元201、202、……至20n；块结构21可以包括分栅闪存单元21n、……至211。其中，n为正整数；而后可以以此类推至块结构2n(图未示出)。

所述分栅闪存单元包括源极、漏极、第一控制栅结构、字线结构和第二控制栅结构(以上图2中未做标示)。

在所述每一个块结构中，仅以图2中的块结构20为例，所述多个分栅闪存单元201、202、……至20n依次串联在第一位线BL1和第二位线BL2之间，其中，第一个分栅闪存单元(也即分栅闪存单元201)的漏极耦接所述第一位线BL1，后一分栅闪存单元的漏极耦接前一分栅闪存单元的源极，也即分栅闪存单元202的漏极耦接分栅闪存单元201的源极，以此类推，最后一个闪存单元(也即分栅闪存单元20n)的源极耦接所述第二位线BL2。

并且，所述多个分栅闪存单元201、202、……至20n的字线结构分别耦接各自的字线；所述多个分栅闪存单元201、202、……至20n的第一控制栅结构分别耦接各自的第一控制栅线；所述多个分栅闪存单元201、202、……至20n的第二控制栅结构分别耦接各自的第二控制栅线。具体地，分栅闪存单元201的字线结构耦接字线WL01，其第一控制栅结构耦接第一控制栅线CG011，其第二控制栅结构耦接第二控制栅线CG012；分栅闪存单元202的字线结构耦接字线WL02，其第一控制栅结构耦接第一控制栅线CG021，其第二控制栅结构耦接第二控制栅线CG022；以此类推，分栅闪存单元20n的字线结构耦接字线WL0n，其第一控制栅结构耦接第一控制栅线CG0n1，其第二控制栅结构耦接第二控制栅线CG0n2。

同理，继续以图2中的块结构21为例，所述多个分栅闪存单元211、……至21n依次串联在第一位线BL1和第二位线BL2之间，其中，第一个分栅闪存单元211的漏极耦接所述第一位线BL1，后一分栅闪存单元的漏极耦接前一分栅闪存单元的源极，最后一个闪存单元21n的源极耦接所述第二位线BL2。

并且，所述多个分栅闪存单元211、……至21n的字线结构分别耦接各自的字线；所述多个分栅闪存单元211、……至21n的第一控制栅结构分别耦接各自的第一控制栅线；所述多个分栅闪存单元211、……至21n的第二控制栅结构分别耦接各自的第二控制栅线。具体地，分栅闪存单元211的字线结构耦接字线WL11，其第一控制栅结构耦接第一控制栅线CG111，其第二控制栅结构耦接第二控制栅线CG112；以此类推，分栅闪存单元21n的字线结构耦接字线WL1n，其第一控制栅结构耦接第一控制栅线CG1n1，其第二控制栅结构耦接第二控制栅线CG1n2。

同理，可以此类推至所述块结构2n，此处不再赘述。

本发明实施例存储器阵列中，在块结构20中，分栅闪存单元201的漏极通过接触孔P1耦接第一位线BL1，分栅闪存单元20n的源极通过接触孔P2耦接第二位线BL2；同理，在块结构21中，分栅闪存单元211的漏极通过接触孔P2耦接第二位线BL2，分栅闪存单元21n的源极通过接触孔P3耦接第一位线BL1；以此类推至块结构2n。可知每一个块结构在耦接所述第一位线BL1和第二位线BL2时仅需要两个接触孔，占用的版图面积较小。

在具体实施中，在相邻的两个块结构中，两个块结构的最后一个分栅闪存单元的源极通过同一接触孔耦接至所述第二位线BL2，或者，两个块结构的第一个分栅闪存单元的漏极通过同一接触孔耦接至所述第一位线BL1。在版图设计中，本发明实施例的相邻的两个块结构的最后一个分栅闪存单元相邻，或者，相邻的两个块结构的第一个分栅闪存单元相邻，属于一种“背靠背”的结构。具体而言，块结构20的最后一个分栅闪存单元20n与块结构21的最后一个分栅闪存单元21n通过接触孔P2耦接至所述第二位线BL2；或者，相邻的块结构21的第一分栅闪存单元211和与其相邻的下一个块结构(图未示)的第一个分栅闪存单元的漏极通过接触孔P3耦接至所述第一位线BL1；以此类推至块结构2n，这将进一步地降低存储器阵列200所需的接触孔数量，进一步地降低其占用的版图面积。

图3是本发明实施例分栅闪存单元的剖面结构示意图。

以上所述的分栅闪存单元还可以包括半导体衬底10、位线结构(未标示)和浮栅结构(未标示)；所述半导体衬底10内部具有掺杂阱，所述掺杂阱形成源极区域101和漏极区域102，所述源极区域101对应于所述源极，所述漏极区域102对应于所述漏极。其中，所述源极和所述漏极形成于所述半导体衬底内部；所述位线结构位于所述半导体衬底10的表面，所述位线结构可以包括耦接所述漏极的第一位线结构BL1和耦接所述源极的第二位线结构BL2；所述字线结构WL位于所述半导体衬底10的表面且位于所述第一位线结构BL1和第二位线结构BL2之间；所述浮栅结构位于所述半导体衬底10的表面，所述浮栅结构包括第一浮栅结构FG1和第二浮栅结构FG2，所述第一浮栅结构FG1位于所述第一位线结构BL1和所述字线结构WL之间，所述第二浮栅结构FG2位于所述第二位线结构BL2和所述字线结构WL之间；所述第一控制栅结构CG1位于所述第一浮栅结构FG1的表面，所述第二控制栅结构CG2位于所述第二浮栅结构FG2的表面。

继续参照图2，本发明实施例还公开了一种所述存储器阵列200的读操作方法，所述读操作方法可以包括：

在被选中的块结构(例如块结构20)内，当对其内部的待读取分栅闪存单元(例如分栅闪存单元202)进行读操作时，通过对所述待读取分栅闪存单元202以外的分栅闪存单元的字线、第一控制栅线、第二控制栅线的电压配置，使得所述待读取分栅闪存单元202以外的分栅闪存单元的漏极和源极之间导通。

通过对所述第一位线BL1、第二位线BL2以及所述待读取分栅闪存单元202的字线WL02、第一控制栅线CG021、第二控制栅线CG022的电压配置，选中所述待读取分栅闪存单元202并对其进行读操作。

具体实施中，所述对所述待读取分栅闪存单元202以外的分栅闪存单元的字线、第一控制栅线、第二控制栅线的电压配置可以包括：对所述待读取分栅闪存单元202以外的分栅闪存单元的字线施加3V至6V的电压；对所述待读取分栅闪存单元202以外的分栅闪存单元的第一控制栅线施加3V至6V的电压；对所述待读取分栅闪存单元202以外的分栅闪存单元的第二控制栅线施加3V至6V的电压。

优选地，对所述待读取分栅闪存单元202以外的分栅闪存单元的字线施加4.5V的电压；对所述待读取分栅闪存单元202以外的分栅闪存单元的第一控制栅线施加4.5V的电压；对所述待读取分栅闪存单元202以外的分栅闪存单元的第二控制栅线施加4.5V的电压。

具体实施中，所述对所述第一位线BL1、第二位线BL2以及所述待读取分栅闪存单元202的字线WL02、第一控制栅线CG021、第二控制栅线CG022的电压配置可以包括：对所述第一位线BL1施加-1V至1V的电压；对所述第二位线BL2施加0.5V至0.8V的电压；对所述待读取分栅闪存单元202的字线WL02施加3V至6V的电压；对所述待读取分栅闪存单元202的第一控制栅线CG021施加-2V至1V的电压；对所述待读取分栅闪存单元202的第二控制栅线CG022施加3V至6V的电压。

优选地，对所述第一位线BL1施加0的电压；对所述第二位线BL2施加0.6V的电压；对所述待读取分栅闪存单元202的字线WL02施加4.5V的电压；对所述待读取分栅闪存单元202的第一控制栅线CG021施加-2V的电压；对所述待读取分栅闪存单元202的第二控制栅线CG022施加4.5V的电压。

继续参照图2，本发明实施例还公开了一种所述存储器阵列200的编程操作方法，继续以块结构20为例，所述编程操作方法可以包括：

在被选中的块结构20内，当对其内部的待编程分栅闪存单元(继续以分栅闪存单元202为例)进行编程操作时，通过对所述待编程分栅闪存单元202以外的分栅闪存单元的字线、第一控制栅线、第二控制栅线的电压配置，使得所述待编程分栅闪存单元202以外的分栅闪存单元的漏极和源极之间导通；

通过对所述第一位线BL1、第二位线BL2以及所述待编程分栅闪存单元202的字线WL02、第一控制栅线CG021、第二控制栅线CG022的电压配置，选中所述待编程分栅闪存单元202并对其进行编程操作。

具体实施中，所述对所述待编程分栅闪存单元202以外的分栅闪存单元的字线、第一控制栅线、第二控制栅线的电压配置可以包括：对所述待编程分栅闪存单元202以外的分栅闪存单元的字线施加8V至11V的电压；对所述待编程分栅闪存单元202以外的分栅闪存单元的第一控制栅线施加8V至11V的电压；对所述待编程分栅闪存单元202以外的分栅闪存单元的第二控制栅线施加8V至11V的电压。

优选地，对所述待编程分栅闪存单元202以外的分栅闪存单元的字线施加9V的电压；对所述待编程分栅闪存单元202以外的分栅闪存单元的第一控制栅线施加9V的电压；对所述待编程分栅闪存单元202以外的分栅闪存单元的第二控制栅线施加9V的电压。

具体实施中，所述对所述第一位线BL1、第二位线BL2以及所述待编程分栅闪存单元202的字线WL02、第一控制栅线CG021、第二控制栅线CG022的电压配置可以包括：对所述第一位线BL1施加3V至6V的电压；对所述第二位线BL2施加0.1V至0.5V的电压；对所述待编程分栅闪存单元的字线WL02施加1.2V至1.8V的电压；对所述待编程分栅闪存单元的第一控制栅线CG021施加8V至11V的电压；对所述待编程分栅闪存单元的第二控制栅线CG022施加8V至11V的电压。

优选地，对所述第一位线BL1施加4V的电压；对所述第二位线BL2施加0.1V至0.5V的电压；对所述待编程分栅闪存单元的字线WL02施加1.5V的电压；对所述待编程分栅闪存单元的第一控制栅线CG021施加9V的电压；对所述待编程分栅闪存单元的第二控制栅线CG022施加9V的电压。

其中，所述对所述第二位线BL2施加0.1V至0.5V的电压可以包括：施加编程电流至所述第二位线BL2，所述编程电流使得所述第二位线BL2上形成有范围为0.1V至0.5V的电压。

所述编程电流的范围可以为1μA～4μA，所施加的编程电流可以使得所述分栅闪存单元202的沟道内具有足够的电子，以利于其编程。

继续参照图2，本发明实施例还公开了一种所述存储器阵列200的擦除操作方法，所述擦除操作方法可以包括：

在被选中的块结构(继续以块结构20为例)内，通过对待擦除分栅闪存单元(继续以分栅闪存单元202为例)的字线WL02、第一控制栅线CG021、第二控制栅线CG022的电压配置，选中所述待擦除分栅闪存单元202并对其进行擦除操作。

所述对待擦除分栅闪存单元202的字线WL02、第一控制栅线CG021、第二控制栅线CG022的电压配置可以包括：对所述待擦除分栅闪存单元202的字线WL02施加6V至10V的电压；对所述待擦除分栅闪存单元202的第一控制栅线CG021施加-5V至-9V的电压；对所述待擦除分栅闪存单元202的第二控制栅线CG022施加-5V至-9V的电压。

优选地，对所述待擦除分栅闪存单元202的字线WL02施加8V的电压；对所述待擦除分栅闪存单元202的第一控制栅线CG021施加-7V的电压；对所述待擦除分栅闪存单元202的第二控制栅线CG022施加-7V的电压。

进一步而言，在对本发明实施例存储器阵列中被选中的块结构内的分栅闪存单元进行读、编程时，通过对被选中的块结构内待操作的分栅闪存单元以外的分栅闪存单元的字线、第一控制栅线、第二控制栅线，使得其漏极和源极之间导通，起到传递第一位线和第二位线电压的作用，使得待操作的分栅闪存单元接收被传递的第一位线和第二位线的电压以利于其被操作。并且通过对以上控制线的电压配置使得所述待操作的分栅闪存单元以外的分栅闪存单元不被读或者编程，在保证存储器稳定性能的同时防止误操作。

具体实施中，可以对被选中的块结构以外的其他块结构内的分栅闪存单元施加0V的电压，以确保所述其他块结构内的分栅闪存单元不被操作，防止产生读和编程串扰。

需要说明的是，本实施例所公开的存储器阵列200的读、编程及擦除操作方法中，在对存储器阵列中各分栅闪存单元中各个控制线进行电压配置时，不限制对其各个控制线的电压配置顺序。

还需要说明的是，在具体实施中，以上所述的对各个分栅闪存单元上施加的电压是相对于所述存储器阵列200的接地信号而言的。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。