存储器及其操作方法与流程

本发明是有关于一种高密度存储器装置，且特别是有关于一种叠层存储器及其操作方法，该存储器是一与非门阵列，操作存储器的方法即操作与非门阵列的方法，尤其是擦除子区块的强制偏压方法。

背景技术：

随着集成电路的元件的关键尺寸(critical dimension)朝向制造技术的极限缩小，设计者正寻求能够达成较大储存容量且达成较小每位单位成本(cost per bit)的技术。各种技术追求于含有多层存储单元(memory cell)的单芯片(single chip)。具有多层存储单元的三维与非门存储器(three-dimensional NAND memory)的运作包含了读取(read)、写入(write)及擦除(erase)。

擦除的动作通常执行于存储单元的数个区块(block)。而高密度与非门(high density NAND)(特别是高密度三维与非门(high density 3D NAND)的存储单元的区块通常相当的大。当用户仅需改变三维与非门存储器的小部份编码时，形成了不方便的情况。随着三维与非门存储器的密度增加，叠层的层数也不断增加，造成了区块的尺寸越来越大，更影响擦除动作的便利性。

因此，业界急需一种有效率且便利的三维与非门存储器的擦除技术。

技术实现要素：

本发明是有关于一种与非门阵列(NAND array)的子区块擦除的方法。子区块可以包括一个区块的一半的存储单元、或区块的其他部分。「区块」一词指的是擦除操作中同时运作的一组与非门串行。于擦除操作中，所有的这些与非门串行通常是透过一共同源极线连接于一参考电压。此擦除操作响应于一共同控制讯号(shared control signal)，其通常称为接地选择线 (ground select line,GSL)。此外，一区块的所有的与非门串行连接于共享的一组字线。一区块的位线可以独立地连接于与非门串行，以接收串行选择线的一控制讯号(通常称做串行选择讯号)。在一区块擦除操作中，已选择区块的所有的串行选择讯号均同时运作，而擦除全部区块。区块通常设置于集成电路中，所以邻近的区块可以相互绝缘。

用以操作一与非门阵列的方法叙述如下。与非门阵列包括由存储单元组成的数个区块。此方法包括数个子区块擦除操作。此方法适用于单层与非门阵列及多层、或三维与非门阵列。

在这里所叙述的方法中，一个子区块可以被擦除。子区块包括一个以上的单元。此擦除方法擦除的数量可以少于存储子阵列的一个区块，而增加操作的弹性。

一个区块可以逻辑地或物理地分割为两个或两个以上的子区块，以利用字线的偏压安排来进行子区块擦除程序。接地选择讯号及所有的串行选择讯号用来选择区块。字线可以施加偏压于已选择区块，以擦除子区块并抑制区块的其余部分被擦除。一或多个字线可以操作于一边界模式(boundary mode)。边界模式不同于抑制模式(inhibit mode)，其用以协助子区块的擦除。

在此叙述的操作方法中，通道侧擦除电压透过第一串行选择开关施加于已选择区块的与非门串行的通道线。字线侧擦除电压施加于已选择区块的已选择子集合，以诱发耦接于已选择子集合的存储单元的隧穿作用。已选择子集合可以包括一个字线侧抑制电压施加于字线的未选择子集合，以抑制耦接于未选择子集合的隧穿作用。未选择子集合可以包括一个以上字线。

一第一偏压可以施加于字线的第一边界字线，以于字线的已选择子集合及字线的未选择子集合之间诱发第一边界条件。第二偏压可以施加于字线的第二边界字线，以于第一边界字线的未选择子集合之间诱发第二边界条件。在一实施例中，第一偏压可以介于字线侧擦除电压及第二偏压之间。字线侧抑制电压高于第二偏压。

第一边界条件可以包括数个电场。此些电场进行耦接于已选择子集合的此些存储单元的一热载子注入(hot carrier injection)的抑制(suppression)。 热载子注入是通过介于一第一通道电势(first channel potential)及一第二通道电势(second channel potential)的差异而诱导出来。第一通道电势位于耦接于已选择子集合的此些存储单元的此些通道线。第二通道电势位于耦接于未选择子集合的此些存储单元的此些通道线。

一擦除操作可以正确的执行。耦接于已选择子集合的存储单元具有第一阈值电压分布，耦接于未选择的存储单元具有一第二阈值电压分布。第一阈值电压分布不重叠于第二阈值电压分布。此擦除操作包括一个或多个擦除与验证循环，其包括于字线侧擦除电压施加期间及字线侧抑制电压施加期间来施加第一偏压及第二偏压。

于施加字线侧擦除电压前，储存于耦接至第一边界字线及第二边界字线间的存储单元的数据由已选择区块移动至存储单元的另一区块。于施加字线侧擦除电压后，储存于耦接至第一边界字线及第二边界字线的存储单元的数据分别移回至已选择区块。

第一偏压可以施加于字线的一第三边界字线(third boundary word line)，以诱发第一边界条件。第三边界字线相邻于已选择子集合相对第一边界字线的一侧。第二偏压可已施加于字线的一第四边界字线(fourth boundary word line)，以诱发第二边界条件。第四边界字线相邻于第三边界字线相对字线的已选择子集合的一侧。

数个字线可以被挑选出作为字线的已选择子集合。

于已选择区块，回应擦除耦接于字线的已选择子集合的存储单元的一指令(command)，可以执行施加通道侧擦除电压、施加字线侧擦除电压、及施加字线侧抑制电压的动作。为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示集成电路(integrated circuit)的简化方块图。

图2为可使用于类似图1的装置的三维与非门闪存的一部分的示意图。

图3绘示一三维垂直栅极(vertical gate,VG)与非门快闪存储阵列结构，其包括偶数区块(even block)及奇数区块(odd block)。

图4为图3的三维与非门快闪存储阵列结构的布线图。

图5绘示连接至三维存储器的区域及全局字线驱动器的存储单元区块的与非门串行的X-Y平面图。

图6绘示采用图5的电路执行子区块擦除的时序图。

图7绘示子区块擦除操作的流程图。

图8绘示已选择区块的存储单元于子区块擦除操作后的阈值电压分布图。

图9绘示子区块擦除操作之后，耦接于已选择子集合且邻近第一边界字线及第三边界字线的存储单元的阈值电压分布图。

【符号说明】

100：集成电路

110：与非门闪存阵列

111：列译码器

112、325-1WL、325-N WL、WL0、WL1、WL29、WL32、WL33、WL60、WL61、WL(i+1)、WL(i-2)：字线

113：页面缓冲器

114、BL-0、BL-1、BL-2、BL-3、GBL_n+1、GBL_n、GBL_n-1：全局位线

115：总线

116：行译码器

117：数据总线

118：偏压安排单元

119：状态机

123：数据输入线

124：其他电路

200、202、204：垂直接线

210、212、214、309、319、530、531、532、533、540、541：串行选择开关

220、222、224、226：存储单元

230、232、234：接垫

240、242、244：支线

258：群组译码器

260：接地选择开关

261：列译码器

263：页面缓冲器

269：状态机

302、303、304、305、312、313、314、315：通道线

302B、303B、304B、305B、312A、313A、314A、315A：阶梯接垫

326、327、GSL、GSL(even)、GSL(odd)：接地选择线

328：源极线

411、412、BL₁₁、BL₂₁、BL₃₁：通道线

511：第一全局字线驱动器

511g：第一全局字线

512：第二全局字线驱动器

512g：第一全局字线

513：第三字线驱动器

513g：第三字全局字线

514：第四字线驱动器

514g：第四全局字线

520、521：共同源极线

551：第一子集合

559：第二子集合

560、561、562、563、564、565、566、567、568、569、570、571：区域字线驱动器

580：区域字线译码器

585：区域字线

590：全局字线译码器

595：连接件

710、720、730、740、750：流程步骤

CSL：共同源极线

ML1：第一金属层

ML2：第二金属层

ML3：第三金属层

SSL_n-1、SSL_n、SSL_n+1：串行选择线

Vbl、VBL：通道侧擦除电压

V_bnd1：第一偏压

V_bnd2：第二偏压

V_CSL：源极侧电压

V_ers：字线侧擦除电压

V_GSL：接地选择开关的电压

V_inhibit：字线侧抑制电压

V_SSL：串行选择开关的电压

WL(bnd1)：第一边界字线

WL(bnd2)：第二边界字线

WL(bnd3)：第三边界字线

WL(bnd4)：第四边界字线

具体实施方式

本发明的实施例搭配图式详细说明如下。本发明并非局限于实施例所揭露的特定结构与方法。本发明可以透过其他特征、元件方法或其他实施方式来实现。较佳实施例仅用以示例性的说明本发明的内容，而非用以限制本发明的保护范围。本发明的保护范围仍以权利要求范围为准。本发明所属技术领域中具有通常知识者均可了解所叙述的内容包含其所均等的变化型态。并且，在不同实施例中，类似的元件是以类似的标号叙述。

图1绘示集成电路(integrated circuit)100的简化方块图。集成电路100包括一与非门闪存阵列(NAND flash memory array)110。在一些实施例中，与非门闪存阵列110为多层存储单元的三维存储器(3D memory)。此阵列可以包括由数个存储单元所组成的数个区块(block)。存储单元的一个区块可以包括数个与非门串行(NAND string)。与非门串行包括介于第一串行选择开关(first string select switch)及第二串行选择开关(second string select switch)之间的通道线(channel line)。此些与非门串行共享介于第一串行选择开关及第二串行选择开关之间的一组字线(word line)。

列译码器(row decoder)111耦接于数个字线(word line)112。此些字线沿着与非门快闪存储器阵列110的数列排列。列译码器可以包括一组区域字线驱动器(local word line driver)。区域字线驱动器驱动存储单元的一已选择区块(selected block)所对应的一些字线。区域字线驱动器可以包括一第一子集合(first subset)、一第二子集合(second subset)、一第一边界字线驱动器(first boundary word line driver)及一第二边界字线驱动器(second boundary word line driver)。区域字线驱动器的第一子集合驱动字线的一第一子集合(first subset)。区域字线驱动器的第二子集合驱动字线的第二子集合(second subset)。第一边界字线驱动器驱动字线的第一边界字线(first boundary word line)。第一边界字线位于字线的第一子集合及第二子集合之间。第二边界字线驱动器驱动一第二边界字线(second boundary word line)。第二边界字线位于第一边界字线及字线的第二子集合之间。

存储器包括一组全局字线(global word line)。全局字线包括数个第一全局字线(first global word line)、数个第二全局字线(second global word line)、一第三全局字线(third global word line)及一第四全局字线(fourth global word line)。第一全局字线耦接于区域字线驱动器的第一子集合。第二全局字线耦接于区域字线驱动器的第二子集合。第三全局字线耦接于第一边界字线驱动器。第四全局字线耦接于第二边界字线驱动器。

行译码器(column decoder)116通过数据总线(data bus)117耦接于一组页面缓冲器(page buffer)113。全局位线114耦接于页面缓冲器113及沿着与非门闪存阵列110的各行排列的通道线(未绘示)。地址由总线(bus)115提供至行译码器116及列译码器(row decoder)111。通过数据输入线(data-in line)123，数据从其他电路(other circuitry)124输入。其他电路124例如是包括集成电路上的输入/输出端(input/output port)。此集成电路例如是一般用途处理器、特殊用途应用电路、或与非门闪存阵列110能够支持的系统整合芯片(system-on-a-chip)模块的组合。数据通过数据输入线123提供至输入/输出端或至集成电路100的内部或外部目的地。

此实施例的控制器例如是状态机(state machine)119。状态机119耦接于存储单元的数个区块，且提供各种讯号以控制偏压安排供给电压(bias arrangement supply voltage)。偏压由电压供给器(voltage supply)或偏压安排单元(bias arrangement supply voltage)118来产生或提供，以实现这里所叙述对于阵列的数据的各种操作。这些操作包括编程(program)、区块擦除(block erase)、子区块擦除(sub-block erase)及读取(read)。控制器可以采用已知的特殊用途逻辑电路(special-purpose logic circuitry)来实现。在另一实施例中，控制器包括一般用途处理器(general-purpose processor)，其可以采用于同一集成电路，并执行计算机程序来控制装置的操作。在另一实施例中，可以采用特殊用途逻辑电路与一般用途处理器的组合来实现控制器。

控制器可以包括执行子区块擦除动作的逻辑电路。举例来说，控制器可以包括对存储单元的子区块施加偏压的逻辑电路，以提供负型FN隧穿(negative Fowler-Nordheim tunneling(-FN tunneling))来注入空穴至已选择子区块的存储单元的电荷储存结构(charge storage structure)。藉此，可以降低阈值电压(threshold voltages)，至少对于子区块中还不具有低阈值电压的存储单元降低其阈值电压。

在一实施例中，控制器可以包括一些逻辑电路，用以于已选择区块透过第一串行选择开关施加一通道侧擦除电压(channel-side erase voltage)至通道线；并用以于已选择区块施加字线侧擦除电压(word line-side erase voltage)至字线的第一子集合，以于耦接于第一子集合的存储单元诱发(induce)隧穿作用(tunneling)；并用以于已选择区块施加字线侧抑制电压(word line-side inhibit voltage)至字线的第二子集合，以于耦接于第二子集合的存储单元抑制(inhibit)隧穿作用。字线的第一子集合可以包括至少一条字线，字线的第二子集合可以包括至少一条字线。

控制器可以包括一逻辑电路，用以于字线的第一边界字线施加一第一偏压(first bias voltage)，以于字线的第一子集合及第二边界字线之间诱发第一边界条件(first boundary condition)。第一边界条件可以包括数个电场(electric field)。此些电场用以进行耦接于字线的第一子集合的存储单元的热载子注入(hot carrier injection)的抑制(suppression)。热载子注入可由第一通道电势(first channel potential)及第二通道电势(second channel potential)的差异而诱导出来。第一通道电势位于耦接于字线的第一子集 合的存储单元的通道线。第二通道电势位于耦接于字线的第二子集合的存储单元的通道线。

控制器可以包括一逻辑电路，用以于字线的第二边界字线施加一第二偏压(second bias voltage)，以于第一边界字线及字线的第二子集合之间诱发第二边界条件(second boundary condition)。第二边界条件可以包括数个电场。此些电场用以进行耦接于字线的第二子集合的存储单元的热载子注入的抑制。热载子注入可由第一通道电势及第二通道电势的差异而诱导出来。第一通道电势位于耦接于字线的第一子集合的存储单元的通道线。第二通道电势位于耦接于字线的第二子集合的存储单元的通道线。

控制器可以包括一逻辑电路，用以选择数个字线做为字线的已选择子集合。控制器可以包括一逻辑电路，用以于施加字线侧擦除电压前，将储存于耦接至第一边界字线及第二边界字线的存储单元的数据由已选择区块移动至另一区块。控制器可以包括一逻辑电路，用以于施加字线侧擦除电压后，将储存于耦接至第一边界字线及第二边界字线的存储单元的数据分别由另该区块移回已选择区块。

控制器可以响应于一子区块擦除指令(sub-block erase command)来执行下列逻辑程序：于已选择区块擦除耦接于字线的第一子集合的存储单元；于已选择区块施加通道测擦除电压；于已选择区块施加字线侧擦除电压至字线的第一子集合；及于已选择区块施加字线侧抑制电压至字线的第二子集合。子区块擦除指令可以一外部源或一内部源发出至存储器。数个字线可以被逻辑地选为字线的第一子集合。举例来说，子区块擦除指令可以包括一参数，其指出欲擦除的子区块的尺寸。此尺寸可以是字线的第一子集合的字线的数量(例如是11)、或字线的范围(例如第10条字线～第20条字线)。

为了清楚说明，本文的「编程」意指增加一存储单元的阈值电压的操作。储存于一已编程存储单元(programmed memory cell)的数据可以逻辑符号「0」或逻辑符号「1」来呈现。本文的「擦除」意指减少一存储单元的阈值电压的操作。储存于一已擦除存储单元(erased memory cell)的数据可以是以已编程状态的相反来呈现，例如是逻辑符号「1」或逻辑符号「0」。多位存储单元(multibit cell)可以被编程为多个临界值(threshold level)，及被擦除为单一的最低临界值(lowest threshold level)。再者，本文的「写入」一词用以描述改变一存储单元的阈值电压的操作，其隐含去完成编程及擦除，或执行编程及擦除的组合。

图2为可使用于类似图1的装置的三维与非门闪存的一部分的示意图。在此例中，图上绘表示一个区块的P型通道存储单元(p-channel memory cell)，其可以包括许多层，在此代表性的绘示其中三层存储单元。

于一实施例中，于存储单元的一区块的一组字线可以包括64个位线。于另一实施例中，存储单元的一区块的一组字线可以包括较多或较少的字线，例如是128或32个字线。如图2所绘示的范例中，一组字线包括沿第一方向平行排列的编号0的字线～编号i-2的字线WL(i-2)、第二边界字线WL(bnd2)、第一边界字线WL(bnd1)、编号i+1的字线WL(i+1)～编号63的位线。字线WL(i-2)、第二边界字线WL(bnd2)、第一边界字线WL(bnd1)及字线WL(i+1)绘示于图2中。第一边界字线WL(bnd1)可以对应于编号i的字线，第二边界字线WL(bnd2)可以对应于编号i-1的字线。一组字线可以包括一第一子集合及一第二子集合。第一子集合包括编号i+1的字线WL(i+1)～编号63的字线，第二子集合包括编号0的字线～编号i-2的字线WL(i-2)。指针i用来表示字线的第一子集合包括超过一个字线，且字线的第二子集合包括超过一个字线。

字线包括第一边界字线WL(bnd1)及第二边界字线WL(bnd2)。第一边界字线WL(bnd1)位于字线第一子集合及字线的第二子集合之间，第二边界字线WL(bnd2)位于第一边界字线WL(bnd1)及字线的第二子集合之间。使用第一及第二边界字线的次区块擦除操作(Sub-block erase operation)叙述于图5及图6中。

字线电性连接于列译码器261。列译码器261包括全局字线译码器590(绘示于图5)及区域字线译码器580(绘示于图5)。字线耦接于数个存储单元的栅极。此些存储单元串联排列成数个与非门串行。如图2所示，各个字线垂直地连接于下面的各层存储单元的栅极。

与非门串行具有位于多层存储器阵列的通道线。如图2所示，存储器阵列包括于位于第三水平面的一通道线BL31、位于第二水平面的一通道线BL21及位于第一水平面的一通道线BL11。存储单元具有介电电荷捕捉 结构(dielectric charge trapping structure)。介电电荷捕捉结构位于对应的字线及通道线之间。在这里的说明中，简化为一个与非门串行具有四个存储单元。举例来说，由通道线BL31所形成的与非门串行包括存储单元220、存储单元222、存储单元224及存储单元226。于典型的实施例中，一个与非门串行可以包括16个、32个、64个或更多的存储单元，其分别连接至16个、32个、64个或更多的字线。

包含串行选择线SSL_n-1、串行选择线SSL_n、串行选择线SSL_n+1的数个串行选择线电性连接于群组译码器(group decoder)258(其可以是部分的列译码器261)。群组译码器258选择一组串行。串行选择线连接至排列于存储单元与非门串行的第一端的第一串行选择开关的栅极。如图2所示，各个串行选择线垂直地连接至各个不同层面的串行选择开关的栅极。举例来说，串行选择线SSL_n+1连接至三个层面的串行选择开关210、212、214。

通过对应的串行选择开关，特定层的通道线被选择性地耦接至此特定层的支线(extension)。举例来说，通过对应的串行选择开关，第三层的通道线是选择性地耦接至支线240。同样地，第二层的通道线是选择性地耦接至支线242，第一层的通道线是选择性地耦接至支线244。

各层的支线包括对应的接垫(contact pad)，以连接至耦接于全局位线的一垂直接线(vertical connector)。举例来说，于第三层的支线240透过接垫230及垂直接线200耦接至一全局位线GBL_n-1。位于第二层的支线242透过接垫232及垂直接线202耦接至一全局位线GBL_n。位于第三层的分线244通过接垫234及垂直接线204耦接至一全局位线GBL_n+1。接垫可以例如是阶梯接垫(stairstep pad)(如图3所绘示的阶梯接垫302B)。

全局位线GBL_n-1、全局位线GBL_n及全局位线GBL_n+1耦接至存储器阵列的附加区块(未绘示)并延伸至页面缓冲器263。

接地选择开关(Ground select switches)(有时称为第二串行选择开关)位于与非门串行的第二端。举例来说，接地选择开关260排列于由存储单元220、存储单元222、存储单元224及存储单元226所形成的与非门串行的第二端。接地选择线GSL连接至接地选择开关的栅极。接地选择线GSL电性连接至列译码器261，以于运作过程中接收偏压。

接地选择开关用以选择性地耦接区块的全部与非门串行的第二端至 一共同源极线(common source line)CSL。共同源极线CSL于运作过程中接收来自偏压电路(如图1中的偏压安排单元118)的偏压。

数个区块可以排列成一区块阵列，其包括数列的区块及数行的区块。于同一列的区块可以共享同一组字线及接地选择线GSL。同一行的区块可以共享同一组全局位线GBL_n-1、全局位线GBL_n及全局位线GBL_n+1。透过此种方式，即建立一三维译码网络。页面的一部份的已选择存储单元可以使用一字线来存取。而一组全局位线GBL_n-1、GBL_n、GBL_n+1及一串行选择线平行地于各层的全局位线GBL_n-1、GBL_n、GBL_n+1传送数据。

图2的存储器阵列包括水平架构的P-型通道与非门串行(p-channel NAND string)。于另一三维排列中，与非门串行可以是垂直架构。于部分实施例中，此些与非门串行没有连接，而于存储单元间没有P型端点。P型端点仅使用于连接位线支线244的串行选择开关210的一侧，及连接共同源极线CSL的接地选择开关260的一侧。所绘示的状态机269用以控制存储器阵列及执行程序、区块擦除、次区块擦除及读取等操作。

图3绘示一三维垂直栅极(vertical gate,VG)与非门快闪存储阵列结构，其包括偶数区块(even block)及奇数区块(odd block)。所述的三维与非门闪存阵列结构已描述于公元2013年8月6日公告的美国专利号第8503213号，其参考合并于本案。绝缘材料于图中被移除，以暴露出其余结构。举例来说，与非门串行的叠层之间的绝缘层被移除。

另一三维与非门结构也可以垂直通道与非门阵列(vertical channel NAND array)，其已叙述于共同未决(co-pending)申请于公元2014年5月21日的美国专利申请案及申请于公元2014年12月24日的美国专利申请案，此些申请案参考合并于本案。垂直通道与非门阵列也包括本文所述的区块，并且也适用本文所述采用偏压技术的次区块擦除的操作。

垂直通道及垂直栅极结构的三维与非门快闪存储阵列结构包括叠层的存储器结构，而形成密集存储单元区块的阵列。

如图3所绘示的范例，区块的多层阵列形成于一绝缘层上，且包括数个字线325-1WL～325-N WL。叠层结构包括通道线(例如是位于第一层偶数页叠层结构(first even page stack)的通道线312、313、314、315)。通道线312、313、314、315的叠层结构的一端终止于阶梯接垫(stairstep pad) 312A、313A、314A、315A旁边，并穿过串行选择开关319、接地选择线(ground select line)326、字线325-1WL到字线325-N WL及接地选择线327，而另一端终止于源极线328旁边。通道线312、313、314、315的叠层结构并未连接至阶梯接垫302B、303B、304B、305B。因此，偶数区块共享偶数接地选择线及全部的位线，而奇数区块共享奇数接地选择线及全部位线。于此例中，奇数区块及偶数区块为交错排列，以允许N型串行宽度的一单元执行N/2位线。由于奇数及偶数区块的交替的存储单元串行的相似性，奇数区块及偶数页区块可以一起执行一擦除操作。其他实施例并未使用交替的奇数及偶数叠层结构。

通道线302、303、304、305的叠层结构位于第一奇数页叠层结构(first odd page stack)中。通道线302、303、304、305的叠层结构的一端终止于阶梯接垫302B、303B、304B、305B旁边，并穿过串行选择开关309、接地选择线327、字线325-N WL到字线325-1WL及接地选择线326，而另一端终止于一源极线旁边(被图中其他对象遮住)。通道线302、303、304、305的叠层结构并未连接至阶梯接垫312A、313A、314A、315A。

于偶数记忆页的串行选择线到接地选择在线，字线的编号由后往前自1往上递增到N。于奇数记忆页的串行选择线到接地选择线的序列应用上，字线的标号由前往后自N往1递减。

阶梯接垫312A、313A、314A、315A终止通道线于偶数页(例如是通道线312、313、314、315)。举例来说，阶梯接垫312A、313A、314A、315A电性连接至不同位线，以连接译码电路来选择阵列中存储单元的层面。阶梯接垫312A、313A、314A、315A可以同时被图案化。

阶梯接垫302B、303B、304B、305B终止通道线于奇数页，例如是通道线302、303、304、305。举例来说，阶梯接垫302B、303B、304B、305B电性连接至不同位线，以连接译码电路来选择阵列中存储单元的层面。阶梯接垫302B、303B、304B、305B可以同时被图案化。

通道线的叠层结构耦接至区块一末端的阶梯接垫312A、313A、314A、315A或区块另一末端的阶梯接垫302B、303B、304B、305B，但不可同时耦接二端。阵列区块的其他区块可以通过通道线与阶梯接垫的独立区块(separate stack)来与其他区块电性绝缘。于此方法中，若控制讯号是分 别译码，则独立区块可以单独执行擦除的操作。

接地选择线326及接地选择线327类似于字线，与数个叠层结构形成保形。

通道线的每个叠层结构的一端终止于一组阶梯接垫，另一端终止于一源极线。举例来说，通道线312、313、314、315的叠层结构的一端止于阶梯接垫312A、313A、314A、315A旁边，另一端终止于源极线328。于图标的近侧中，通道层的每一个叠层结构的一端终止于阶梯接垫302B、303B、304B、305B旁边，且每一个通道线的叠层结构分别终止于分离的源极线。于图标的远侧中，通道层的每一个叠层结构的一端终止于阶梯接垫312A、313A、314A、315A旁边，且每一个通道线的叠层结构分别终止于分离的源极线。

位线及串行选择线形成于第一金属层ML1、第二金属层ML2、及第三金属层ML3。

存储单元是由通道线及位线325-1WL到位线325-N WL之间的记忆材料所形成。于存储单元中，通道线(例如是通道线313)做为装置的通道区域。串行选择开关(例如是串行选择开关319、串行选择开关309)可以于形成字线325-1WL～325-N WL的同一步骤过程中被图案化。记忆材料可做为串行选择开关的栅极介电质(gate dielectric)。串行选择开关可以耦合至用以选择阵列中的特定叠层结构的译码电路。

三维与非门存储器普遍被争议的部分是存储单元的区块尺寸通常很大。当三维与非门存储器的密度增加，页面是数量及层面数量也增加，导致用以执行区块擦除的区块尺寸变大及较慢的速度规格。当用户于三维反极栅存储器中只需改变储存于存储单元的次区块中的一小型单位编码时，用以执行区块擦除的低速规格降低了三维反极栅存储器的效能。

于本技术中，共享数个与非门串行的一组字线可以分为一第一子集合及一第二子集合。耦接至第一次子集合及第二子集合的其中之一的存储单元可被擦除，而耦接至第一子集合及第二子集合的其中的另一的存储单元会被抑制隧穿作用。因此，仅有部分存储单元(并非全部)于一次区块擦除程序中被擦除，因此能够有较快的速度规格且增加三维反极栅存储器的效能。

一子区块擦除指令可以由内部或外部发送至存储器。字线第一子集合的字线数量可以逻辑性地选择。举例来说，次区块擦除命令可以包括一被擦除次区块大小的参数，其可以是字线数量(如：11)，或字线的范围(如第10～20个字线)。

图4为图3的三维与非门快闪存储阵列结构的布线图。三维与非门快闪存储阵列结构包括数个存储单元的区块。存储单元的一区块包括数个与非门串行。与非门串行具有位于第一串行选择开关(例如串行选择开关)及第二串行选择开关(例如接地选择开关)的通道线。位于第一串行选择开关及第二串行选择开关之间的与非门串行共享一组字线(例如第0条字线到第63条字线)。

于图4的布线图中，通道线的叠层结构为虚线的垂直长条。通道线的相邻叠层结构交错地排列于耦数及奇数列。每一奇数通道线(例如通道线411)自顶端的位线接垫结构延伸至底端的奇数源极线。每一偶数通道线的叠层结构(例如通道线412)自底端的位线接垫延伸至顶端的偶数源极线。

水平字线、水平接地选择线GSL(even)及水平接地选择线GSL(odd)重叠于通道线的叠层结构上。串行选择开关也重叠于通道线的叠层结构上。奇数串行选择开关重叠于每隔一个的通道线叠层结构的顶端，偶数串行选择开关重叠于每隔一个的通道线叠层结构的底端。于这两种连接型态中，串行选择开关控制通道线的叠层结构与叠层结构所对应阶梯接垫的电性连接。

如图4所绘示的实施例，一组字线包括沿着第一方向延伸的字线WL0到字线WL29、第二边界字线WL(bnd2)、第一边界字线WL(bnd1)、字线WL(32)到字线WL61、字线WL(bnd3)及字线WL(bnd4)。字线WL0、字线WL29、第二边界字线WL(bnd2)、第一边界字线WL(bnd1)、字线WL(32)、字线WL61、第三边界字线WL(bnd3)、及第四边界字线WL(bnd4)绘示于图4。一组字线包括第一子集合(包或字线WL32到字线WL61)及第二子集合(字线WL0到字线WL29)。字线位于电子通信中的列译码器161(绘示于图2)内。字线连接至串联排列成与非门串行的存储单元的栅极。

此组字线包括位于第一子集合及第二子集合之间的第一边界字线(first boundary word line)(例如第一边界字线WL(bnd1))、及位于第一边界字线与第二子集合间的第二边界字线(second boundary word line)(例如第二边界字线WL(bnd2))。次区块擦除的操作包括使用如图5～图6所述的第一边界字线及第二边界字线。

垂直走向的串行选择线(第一金属层ML1)重叠于字线、接地选择线及串行选择开关。水平走向的串行选择线(第二金属层ML2)重叠于串行选择线(第一金属层ML1)。虽然所绘示的串行选择线(第二金属层ML2)终止于串行选择线(第一金属层ML1)，串行选择线(第二金属层ML2)也以更进一步水平延伸。串行选择线(第二金属层ML2)自译码器负载(carry)讯号，且串行选择线(第一金属层ML1)接收译码器的讯号至特定的串行选择开关，以选择特定的通道线叠层结构。

奇数及偶数的源极线重叠于串行选择线(第一金属层ML1)。再者，位线(未绘示的第三金属层)重叠于串行选择线(第二金属层ML2)，且连接至顶端及底端的阶梯接垫结构(stairstep contact structure)。透过阶梯接垫结构，位线选择通道层的特定层面。

特定的数个位线可以电性连接至不同层的通道线。特定的位线的串行选择线可以被施加偏压，以连接特定位线至不同层的通道线。

于一次区块偏压安排下，通过一已选择方块的第一串行选择开关，可施加一通道侧擦除电压(channel-side erase voltage)(例如是通道侧擦除电压Vbl)至通道线。其中数个位线连接至于存储单元区块的数个与非门串行的通道线(例如：通道线411、412)。于已选择区块中，可以施加字线侧擦除电压(Word line-side erase voltage)至字线(例如是字线WL32到WL61)的第一子集合，以诱发耦合至第一子集合的存储单元的隧穿作用。于已选择区块中，可以施加字线侧抑制电压(Word line-side inhibit voltage)至字线(例如是字线WL0到WL29)的第二子集合，以禁止耦合至第二子集合的存储单元的隧穿作用

于字线中，可以施加第一偏压于第一边界字线(例如是第一边界字线WL(bnd1))，以于字线的第一子集合及字线的第二子集合之间诱发第一边界条件(first boundary condition)。于字线中，可以施加第二偏压于第二 边界字线(例如是第二边界字线WL(bnd2))，已于第一边界字线及字线的第二子集合诱发第二边界条件(second boundary condition)。

于图3的垂直栅三维结构中，存储单元的区块包括数页存储单元。为了清楚描述，此结构的一页的定义为单一串行选择线开关所选择的数个通道线的一个叠层。其中各个通道层透过阶梯接垫耦接至对应的位线。一阵列页可以定义为平行操作的不同区块的数页。页面的定义及存取一页已进行译码的方式是可以随着特定存储器的架构来变化的。记忆结构可以包括N个平行耦接的位线的一页面程序缓冲器，其用于本文所述的编程及编程检验步骤中。于本实施例中，存储单元为四层，每页提供四条位线。于其他实施例中，可以是不同数量的层面。本发明的另一实施例中可以是具有八个奇数叠层结构及八个偶数叠层结构的八个层面来做为一记忆区块，所以一记忆区块包括八个位的16个页面。

记忆单元可以不断左右重复增加，以建立较宽的阵列页面。于一列区块中储存N*8兆字符(megabytes)的代表架构中，集成电路可以包括8000全局位线，其重叠于数列的1000个并排存储单元区块。各个区块具有16个由512个N为云存储单元所组成的页，其耦接于8个奇数/偶数排列的全局位线。各列区块可具有64条字线，并具有8层的深度，以于各个奇数/偶数区块形成256个存储单元。因此，由单一区块的串行选择讯号所选择的8层串行将会诱发512个存储单元(64*8)，其储存数字符的数据。16个串行的区块具有8K个存储单元。

图5绘示连接至三维存储器的区域及全局字线驱动器的存储单元区块的与非门串行的X-Y平面图。与非门串行对应于存储单元的4个页面：页面0、页面1、页面2及页面3。与非门串行可以如图2设置于三维阵列的同一层，并共享偶数页与奇数页的偶数与奇数接地选择线。此些与非门串行具有连接于全局位线(例如是全局位线BL-0、BL-1、BL-2、BL-3)及偶数/奇数共同源极线520、521的分离的串行选择线。串行通过第一串行选择开关(例如是串行选择开关530、531、532及533)连接至对应的全局位线BL-0～BL-3。串行通过第二串行选择开关(例如是串行选择开关540、541，又称为接地选择开关)连接至奇数或偶数共同源极线。一存储单元区块的数个与非门串行具有介于第一串行选择开关及第二串行选择 开关的数个通道线，并且共享介于第一串行选择开关及第二串行选择开关的一组字线(例如是字线WL0～字线WL28、…、字线WL(i-2)、第二边界字线WL(bnd2)、第一边界字线WL(bnd1)、字线WL(i+1)、…、字线WL33～字线WL61、第三边界字线WL(bnd3)、第四边界字线WL(bnd4))。此组字线包括字线WL0、WL1～WL28、…、WL(i-2)所组成的第一子集合(例如是第一子集合551)及字线WL(i+1)、…、WL33～WL60、WL61所组成的第二子集合。

存储器包括一组区域字线驱动器(local word line drivers,LWLD)(例如是区域字线驱动器560～571)，其驱动存储单元区块的对应的字线。此组区域字线驱动器包括第一子集合(例如是区域字线驱动器566～569)、一第二子集合(例如是区域字线驱动器566～569)、第一边界字线驱动器(例如是区域字线驱动器565)及第二边界字线驱动器(例如是区域字线驱动器564)。区域字线驱动器的第一子集合用以驱动字线的第一子集合(例如是第一子集合551)。区域字线驱动器的第二子集合用以驱动字线的第二子集合(例如是第二子集合559)。第一边界字线驱动器用以驱动位于字线的第一子集合及第二子集合之间的第一边界字线(例如是第一边界字线WL(bnd1))。第二边界字线用以驱动位于第一边界字线及第二子集合之间的第二边界字线(例如是第二边界字线WL(bnd2))。

存储器包括一组全局字线。此组全局字线包括一第一全局字线(例如是第一全局字线511g)、第二全局字线(例如是第二全局字线512g)、第三全局字线(第三全局字线513g)及第四全局字线(例如是第四全局字线514g)。第一全局字线连接于区域字线驱动器的第一子集合。第二全局字线连接于区域字线驱动器的第二子集合。第三全局字线连接于第一边界字线驱动器。第四全局字线驱动器连接于第二边界字线驱动器。

存储器包括第一全局字线驱动器(例如是第一全局字线驱动器511)。第一全局字线驱动器驱动第一全局字线511g，其通过区域字线译码器及区域字线提供N个平行的全局字线讯号至已选择区块。存储器包括一第二全局字线驱动器(例如是第二全局字线驱动器512)。第二全局字线驱动器驱动第一全局字线512g，其通过区域字线译码器及区域字线提供M个平行的全局字线讯号至已选择区块。

并且，存储器包括一第三全局字线驱动器513及一第四全局字线驱动器514。第三字线驱动器513提供一讯号于第三字全局字线513g，以驱动第一边界字线。第四字线驱动器514提供一讯号于第四全局字线514g，以驱动第二边界字线。第三全局字线驱动器513可以包括于子区块擦除期间提供第一边界字线偏压至第一边界字线的电路。第四全局字线驱动器514可以包括于子区块擦除期间提供第二边界字线偏压至第二边界字线的电路。

此组区域字线驱动器包括一第三边界字线驱动器(例如是第三边界字线驱动器570)及第四边界字线驱动器(例如是第四边界字线驱动器571)。第三边界字线驱动器驱动第三边界字线(例如是第三边界字线WL(bnd3))。第三边界字线邻近于字线的第一子集合(例如是第一子集合)，且位于相对于第一边界字线(例如是第一边界字线WL(bnd1))的另一侧。第四边界字线驱动器驱动第四边界字线(例如是第四边界字线WL(bnd4))。第四边界字线邻近于第三边界字线，且位于相对于字线的第一子集合(例如是第一子集合551)的另一侧。第三全局字线(例如是第三全局字线513g)连接于第三边界字线驱动器。第四全局字线(例如是第四全局字线514g)连接于第四边界字线驱动器。

在此实施例中，仅说明了一组偶数及奇数区块。但全局字线可以连接于区域字线驱动器的数个区块。

全局字线驱动器(global word line decoder,GWL decoder)(例如是全局字线驱动器590)通过已图案化导电层(patterned conductor layer)的连接件(例如是连接件595)，连接至全局字线驱动器。连接件可以携带一个或多个输出讯号至全局字线驱动器。区域字线译码器(local word line decoder,LWL decoder)(例如是区域字线译码器580)通过已图案化导电层的连接件，连接至区域字线驱动器(例如是区域字线驱动器560～571)，以连接电源讯号、偏压讯号、地址讯号及/或其他控制讯号至区域字线驱动器。区域字线译码器580的连接可以包括携带控制讯号至区块的各个区域字线驱动器的控制讯号。

区域字线驱动器(例如是区域字线驱动器566)可以包括一N型金氧半导体晶体管(N-type metal oxide semiconductor transistor,NMOS transistor)，其具有一输入端、一输出端及一控制栅极。输入端连接于一全局字线(例如是全局字线511g)。输出端连接至一字线(例如是字线WL(i+1))。控制栅极连接区域字线译码器(例如是区域字线译码器585)透过区域字线(例如是区域字线585)传送过来的控制讯号。全局字线驱动器(例如是全局字线驱动器511)可以包括一电平偏移器(level shifter)。电平偏移器根据来自全局字线译码器(例如是全局字线译码器590)的一个或多个输出讯号偏移输出电压电平(output voltage level)。举例来说，电平偏移器可以根据子区块擦除操作的要求、及读取、写入、区块擦除操作的需求来改变输出电压电平。

采用区域及全局字线驱动器的子区块擦除偏压可通过以下表格来理解。

在图5中，当第一串行选择开关被施加偏压(例如是-2V)，而连接全局位线(例如是全局位线BL-0、BL-1、BL-2、BL-3)至与非门串行的不同层的通道线，透过第一串行选择开关(例如是第一串行选择开关530,531,532,533)，可以施加通道测擦除电压(例如是+6V)于通道线。字线侧擦除电压(word line-side erase voltage)可以施加于已选择区块的字线的第一子集合，以诱发耦接于字线的第一子集合的存储单元的隧穿作用。字线侧禁止电压(word line-side inhibit voltage)可以施加于已选择区块的字线的第二子集合，以禁止耦接于字线的第二子集合的存储单元的隧穿作用。

在一实施例中，第一全局字线电压(-10V)可以施加于耦接至区域字线驱动器的第一子集合的第一全局字线(例如是第一全局字线511g)。第二全局字线电压(+4V)可以施加于耦接区域字线驱动器的第二子集合的第二全局字线(例如是第二全局字线512g)。控制电压(例如是+15V)可以从控制讯号线585透过控制讯号施加于区域字线驱动器，以引导块域字线驱动器的第一子集合，来提供字线侧擦除电压至字线的第一子集合，并引导块域字线驱动器的第二子集合，来提供字线侧禁止电压至字线的第二子集合。

第三全局字线电压(例如是-4V)可以施加于第三全局字线(例如是第三全局字线513g)。第四全局字线电压(例如是+2V)可以提供至第四全局字线(例如是第四全局字线514g)。当控制电压(例如是+15V)通过控制讯号施加于区域字线驱动器(例如是区域字线驱动器585)，第一边界字线驱动器(例如是第一边界字线驱动器565)被启动而于字线的第一子集合及第二边界字线之间诱发第一边界条件；并且第二边界字线驱动器(例如是第二边界字线驱动器564)被启动而于第一边界字线及字线的第二子集合之间诱发第二边界条件。

第一边界条件可以包括数个电场，此些电场用以抑制热载子注入于耦接字线的第一子集合的存储单元。第二边界条件可以包括数个电场，此些电场用以抑制热载子注入于耦接字线的第二子集合的存储单元。热载子注入可通过第一通道电势与第二通道电势的差异而诱发。第一通道电势位于第一子集合所耦接的存储单元的通道线。第二通道电势位于第二子集合所耦接的存储单元的通道线。

在子区块擦除技术的数个实施例中，超过一个或全部的全局字线驱动器及区域字线驱动器可以提供边界偏压。在这些实施例中，擦除程序中的子区块大小可以根据存储器外部来源或内部来源的指令、或存储器的配置来设计。

图6绘示采用图5的电路执行子区块擦除的时序图。如图5所示，存储单元的区块包括数个非门极串行。非门及串行包括位于第一串行选择开关及第二串行选择开关的通道线。非门及串行共享未于第一及第二串行选择开关的字线。

在自区块擦除循环的开始的时间(时间T0之前)，位线、源极线、串行选择线、接地选择线、欲擦除的已选择字线、欲抑制的未选择字线、第一边界字线、极第二边界字线可以为初始值(例如是0V)。在时间点T0，通道侧擦除电压V_BL(例如是+6V)透过已选择区块的第一串行选择开关施加于通道线。一源极侧电压V_CSL(source-side voltage)(例如是+6V)透过第二串行选择开关(例如是接地选择开关)施加于通道线。在时间点T0，串行选择开关的电压V_SSL变为约-2V，且接地选择开关的电压V_GSL变为-2V。

在时间点T0，第一偏压V_bnd1(例如是-4V)施加于字线的第一边界字线，以于边界字线的一侧的已选择子集合与边界字线的另一侧的未选择子集合之间诱发边界条件，第二偏压V_bnd2(例如是+2V)施加于已选择区块的第一边界字线，以于边界字线的一侧的已选择子集合与边界字线的另一侧的未选择子集合之间诱发边界条件。

在时间点T0，字线侧抑制电压(word line-side inhibit voltage)(例如是+4V)施加于未选择区块的字线的未选择子集合，以抑制耦接于未选择子集合的存储单元的隧穿作用。

在时间点T1，字线侧擦除电压Vers(例如是-10V)施加于字线的已选择子区块，以于耦接已选择子集合的存储单元诱发隧穿作用(例如是空穴隧穿)。在时间点T2，字线的已选择子集合的电压可以回至0V。在时间点T3，子区块擦除循环结束，其余电压也可以回至0V。

在这里所叙述的子区块擦除操作，偏压(例如是-4V)可以位于位线侧擦除电压(例如是-10V及)第二偏压(例如是+2V)之间。字线侧抑制电压V_inhibit(例如是+4V)高于第二偏压。

图7绘示子区块擦除操作的流程图。一控制器(例如是图1的集成电路100的状态机119)可以实现本流程的各种操作。

控制器可以从外部源或内部源接收一子区块擦除指令，以擦除耦接于与非门阵列(例如是图1的与非门闪存阵列110)的字线的已选择子集合的存储单元。数个字线可被选择做为已选择子集合。子区块擦除指令可以包括一参数，此参数指示准备被擦除的子区块的大小。此处的大小可以是指字线的数量(例如是11)、或字线的范围(例如是第10条字线～第20 条字线)。接收到子区块擦除指令后，图7的各个步骤可以被执行。

在步骤710中，通道侧擦除电压(例如是+6V)可以透过第一串行选择开关(例如是图5的第一串行选择开关530、531、532及533)施加于已选择区块的存储器的通道线。源极线电压(例如是+6VP)可以透过第二串行选择开关(例如是图5的第二串行选择开关540、541)施加于已选择区块的通道线。源极线电压可以吻合于通道侧擦除电压。在步骤720中，字线侧擦除电压(例如是-10V)可以施加于字线的已选择子集合，以于耦接已选择子集合的存储单元诱发隧穿作用(例如是空穴隧穿)。在步骤730中，字线侧抑制电压(例如是+4V)可以被施加于已选择区块的未选择子集合，以于耦接未选择子集合的存储单元抑制隧穿作用(例如是空穴隧穿作用)。

在步骤740中，第一偏压可以施加于字线的第一边界字线(例如是图5的第一边界字线WL(bnd1))，以于字线的已选择子集合及字线的未选择子集合之间诱发第一边界条件。第一偏压可以施加于字线的第三边界字线(例如是图5的第三边界字线)，以诱发第一边界条件。第三边界字线邻近于相对第一边界字线的已选择子集合的另一侧。

在步骤750中，第二偏压可以施加于字线的第二边界字线(例如是图5的第二边界字线WL(bnd2))，以于第一边界字线及字线的未选择子集合之间诱发第二边界条件。第二偏压可以施加于字线的第四边界字线(例如是图5的第四边界字线WL(bnd4))，以诱发第二边界条件。第四边界字线邻近于第三边界字线相对于已选择子集合的另一侧。

步骤顺序可以不同于图7的步骤顺序。举例来说，步骤720可以执行于步骤710及730～750之后。

在一实施例中，于施加字线侧擦除电压至已选择区块的已选择子集合之前，储存于耦接至该第一边界字线及该第二边界字线间的存储单元的数据由已选择区块移动至存储单元的另一区块。接着，于施加字线侧擦除电压后，储存于耦接至第一边界字线及第二边界字线的存储单元的数据分别移回至已选择区块。

举例来说，在存储单元的已选择区块中，数个与非门串行共享64条字线(第0条～第63条),子区块擦除指令的参数指出耦接已选择子集合 的第10条～第20条字线需被擦除。同时，字线第9条字线、第8条字线、第21条字线及第22条字线可以分别做为第一边界字线、第二边界字线、第三边界字线及第四边界字线。

在字线侧擦除电压施加于已选择区块的已选择子集合之前，储存于耦接第9条字线、第8条字线、第21条字线及第22条字线的存储单元的数据可以移动至另一区块。字线侧擦除电压可以接着施加于字线的已选择子集合，以擦除耦接第10条～第20条字线的存储单元。

验证程序可以执行于邻近第一边界字线及第三边界字线的字线(例如是第10条字线及第20条字线)。这是由于在以往的经验上，这些存储单元容易受到热空穴注入的干扰。此热空穴注入被诱发于已选择子集合的第一通道电势及未选择子集合的第二通道电势的差异。

于施加字线侧擦除电压至已选择子集合之后，数据移回至耦接第9条字线、第8条字线、第21条字线及第22条字线的存储单元。同时，仅有储存在耦接第四边界字线的存储单元的数据需要被移回。

相较之下，在传统区块擦除操作中，为了擦除含有64个字线的部分存储单元(耦接于第10到20条字线)，其余存储单元(耦接于区块内的所有其余字线，例如是第0～9条及第21～63条等53条)的数据需要在擦除程序前移至另一区块，并在擦除程序后，移回原位置。因此，这里所叙述的子区块擦除操作可以改善擦除操作的时间需求及三维与非门阵列的集成电路的效能。

图8绘示已选择区块的存储单元于子区块擦除操作后的阈值电压分布图。阈值电压分布810、820、830、840及850分别表示已选择区块的选择子集合以不同电压值(例如是-4V、-2V、0V、2V及4V)做为施加第一偏压于第一边界字线(例如是图5的第一边界字线WL(bnd1))的情况。子区块擦除操作的其他电压施加情况叙述于图6。阈值电压分布860是对应于区块擦除操作之后的存储单元。阈值电压分布810对应于已选择区块的未选择子集合的已编程状态的存储单元。

第一边界字线、第二边界字线、第三边界字线及第四边界字线在子区块擦除操作时，可能会互相干扰。在一实施例中，第一边界字线、第二边界字线、第三边界字线及第四边界字线的其中之一或多个可以被做为虚拟 字线，而没有数据储存于耦接此边界字线的存储单元。在另一实施例中，储存于耦接边界字线的存储单元的数据可能会被干扰，但不会消失，例如是透过错误校正程序(error correcting code,ECC)来侦测与校正耦接边界字线的存储单元的错误。

图8说明了擦除的操作可以正确执行。擦除的操作可以使得已选择子集合的第一阈值电压分布(例如是阈值电压分布810)与未选择子集合的第二阈值电压分布(例如是阈值电压分布870)没有重叠。其中擦除操作包括一个或多个擦除与验证循环，其包括施加第一偏压(例如是-4V)。第一偏压介于字线侧擦除电压(例如是-10V)及第二偏压(例如是+2V)之间。其余电压叙述于图6。相较之下，另一擦除的操作则使得已选择子集合的阈值电压分布(例如是阈值电压分布850)与未选择子集合的第二阈值电压分布(例如是阈值电压分布870)重叠。此擦除操作包括一个或多个擦除与验证循环，其包括施加第一偏压(例如是4V)。第一偏压高于第二偏压(例如是+2V)。

图9绘示子区块擦除操作之后，耦接于已选择子集合(例如是已选择子集合551)且邻近第一边界字线WL(bnd1)及第三边界字线WL(bnd3)(例如是图5的字线WL(i+1)及WL61)的存储单元的阈值电压分布图。在以往的经验上，这些存储单元容易受到热空穴注入的干扰。此热空穴注入被诱发于已选择子集合的第一通道电势及未选择子集合的第二通道电势的差异。

阈值电压分布910、920、930、940及950分别表示已选择区块的选择子集合以不同电压值(例如是-4V、-2V、0V、2V及4V)做为施加第一偏压于第一边界字线(例如是图5的第一边界字线WL(bnd1))及第三边界字线(例如是图5的第三边界字线WL(bnd3))的情况。子区块擦除操作的其他电压施加情况叙述于图6。

图9说明了擦除的操作可以正确执行。擦除的操作可以使得已选择子集合的第一阈值电压分布(例如是阈值电压分布910)与未选择子集合的第二阈值电压分布(例如是阈值电压分布870)没有重叠。其中擦除操作包括一个或多个擦除与验证循环，其包括施加第一偏压(例如是-4V)。第一偏压介于字线侧擦除电压(例如是-10V)及第二偏压(例如是+2V)之 间。其余电压叙述于图6。相较之下，另一擦除的操作则使得已选择子集合的阈值电压分布(例如是阈值电压分布950)与未选择子集合的第二阈值电压分布(例如是阈值电压分布870)重叠。此擦除操作包括一个或多个擦除与验证循环，其包括施加第一偏压(例如是4V)。第一偏压高于第二偏压(例如是+2V)。

子区块擦除操作已经以图3的垂直栅极架构说明如上。这些操作可以适用于各种不同的三维存储器架构。并且上述实施例的子区块擦除操作利以闪存为例。但这些操作亦可以适用于其他各种型式的存储器。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。