在存储器装置的ZQ校准中决定电阻校准方向的方法与流程

本发明的各种形式关于存储器装置的ZQ校准，且更具体而言，是关于一种在ZQ校准中决定电阻校准方向的方法。

背景技术：

为得到更佳的信号完整性，自第三代双倍数据率同步动态随机存取存储器(Double-Data-Rate Three Synchronous Dynamic Random Access Memory，DDR3SDRAM)出现以来，ZQ校准即被用以在不管制程-电压-温度(Process-Voltage-Temperature；PVT)波动的情况下校准内部终端电阻(On Die Termination；ODT)，并追踪上拉/下拉电阻。通常，可经由以下步骤来执行ZQ校准：由比较器比对一参考信号与一目标信号；由ZQ校准控制器依据比对结果产生一校准码；由该ZQ校准控制器将该校准码应用至电阻校准单元(上拉/下拉电阻校准单元)，以经由该电阻校准单元调整目标信号；以及以经调整目标电压替换目标电压，并重复以上步骤直至目标电压等于或几乎等于参考电压为止。依赖于具有各种噪声及干扰的系统环境，比较器的比对结果可能不正确或被误判。一旦比对结果不正确或被误判，由ZQ校准控制器所产生的校准码便可能与能够趋使目标电压接近参考电压的最终校准码有很大偏差，且这样的偏差在ZQ校准控制器使用二分搜寻方法(dichotomy search method)来产生校准码时尤其如此。为此目的，在所属技术领域中，如何在存储器装置的ZQ校准中避免使比较器为ZQ校准控制器提供不正确的比对结果将十分重要。

技术实现要素：

以下内容呈现了本发明的一个或多个形式的摘要说明，由此提供对本发明的基本理解。该摘要说明内容并非有意概括本发明的所有形式。另外，该摘要说明既不是为了确认本发明的任一或所有形式的关键或必要组件，也不是为了描述本发明的任一或所有形式的范围。该摘要说明的目的仅是以一种简单形式来呈现本发明的部分形式的某些概念，以作为随后详细描述的一个引言。

本发明的一种形式提供一种在存储器的ZQ校准中决定电阻校准方向的方法。该方法包含下列步骤：由一比较器反复地比对一参考电压与一目标电压以获得奇复数个比对结果，这些比对结果中的每一个为高状态与低状态其中的一个；由ZQ校准控制器针对这些比对结果的这些状态决定这些比对结果的多数；以及由该ZQ校准控制器根据该多数，决定电阻校准方向，使得该ZQ校准控制器基于该电阻校准方向产生一校准码，并将该校准码应用至电阻校准单元以经由该电阻校准单元调整该目标电压。经由决定奇复数个比对结果的多数，即使某些比对结果因各种噪声及干扰而变成不正确的，ZQ校准控制器仍可产生所需校准码，且该所需校准码接近于能够趋使目标电压接近参考电压的最终校准码。因此，上述方法提供了一种关于在存储器装置的ZQ校准中如何避免使比较器为ZQ校准控制器提供不正确的比对结果的解决方案。

参照附图与以下实施方式，本发明的其他实施细节及实例性实施例将更清楚。此外，应理解，参照附图与以下实施方式，本发明所属技术领域中普通技术人员将可轻易明了本发明的其他形式。

附图说明

图1是根据一个或多个实施例概念性地例示存储器装置的ZQ校准的实例的流程图。

图2是根据一个或多个实施例概念性地例示用于实施ZQ校准的架构的实例的方块图。

图3是根据一个或多个实施例概念性地例示由ZQ校准控制器针对比较器的比对结果的状态决定这些比对结果的多数的实例的示意图。

图4是根据一个或多个实施例概念性地例示ZQ校准控制器的实例的方块图。

具体实施方式

下文结合附图的详细说明旨在作为对本发明的各种配置的说明，而非作为实施本文所述概念的仅有配置。为实现对各种概念的透彻理解，该详细说明包含了特定细节。然而，对本技术领域普通技术人员将显而易见的是，可在没有这些特定细节的情形下实践这些概念。在某些情形中，以方块图形式显示众所周知的结构及组件，以避免使这些概念模糊不清。

本发明的一种形式提供一种在存储器装置的ZQ校准中决定电阻校准方向的方法，以下将参照图1至图4来阐述该方法。图1是根据一个或多个实施例概念性地例示存储器装置的ZQ校准1的一个实例的流程图。图2是根据一个或多个实施例概念性地例示用于实施ZQ校准1的架构2的一个实例的方块图。架构2可包含比较器21、ZQ校准控制器23、电阻校准单元25、及参考电压产生器27。图3是根据一个或多个实施例概念性地例示由ZQ校准控制器23针对比较器21的比对结果200的状态决定比对结果200的一个多数的一个实例的示意图。图4是根据一个或多个实施例概念性地例示ZQ校准控制器23的一个实例的方块图。

参照图1-2，ZQ校准1包含一种用于决定电阻校准方向205的方法10。ZQ校准1可以是粗调校准程序、精调校准程序、或二者兼具。举例而言，在DDR3SDRAM中，存在具有不同校准持续时间的两个校准程序。其中一个称为长ZQ校准(ZQ Calibration Long；ZQCL)，其在电源开启初始化与重设期间花费512个频率来完成校准，并在任何时间花费256个频率来完成校准。另一个称为短ZQ校准(ZQ Calibration Short；ZQCS)，其仅需要64个频率来完成校准。有时，ZQCL对应于粗调校准程序，而ZQCS对应于精调校准程序。

在方法10中，在步骤101处执行：由比较器21比对参考电压Vr与目标电压V1。比较器21可以是用于比对两个电压并输出数字信号的装置，其中该数字信号可指示哪一个电压较大。比较器21具有两个模拟输入端子V+及V-及一个二进制数字输出端子，该两个模拟输入端子V+及V-分别用于接收目标电压V1及参考电压Vr，该二进制数字输出端子用于提供比对结果200，比对结果200中的每一个为高状态(例如，数字1)与低状态(例如，数字0)其中的一个。举例而言，比较器21可以是运算放大器电压比较器，其具有均衡的差分输入以及极高的增益。参考电压Vr可由参考电压产生器27(例如此项技术中所使用的各种模拟信号产生器)产生。目标电压V1可以是针对比较器21的第一比对而预定的初始电压。由于不可避免的各种噪声及干扰，参考电压Vr及目标电压V1(或经调整目标电压V2)通常会随时间以预期不到的偏差而变化。在这些情形下，比较器21的比对结果200可能不正确或被误判。为克服该问题，如下所详述，步骤103、105及107可被执行。

在步骤103处执行：判断是否已获得预定的奇复数个比对结果200。举例而言，ZQ校准控制器23可以预定不包含1的奇数(即，3、5、7、9、11、或…)，并判断比对结果200的所累积数目是否等于该预定奇数。若在步骤103处尚未获得预定奇复数个比对结果200，则再次比对参考电压Vr与目标电压V1(即，返回至步骤101)。否则，在步骤105处执行：由ZQ校准控制器23针对比对结果200的状态决定比对结果200的多数。接下来，在步骤107处执行：由ZQ校准控制器23根据该多数，决定电阻校准方向205。

图3示出一个示范例，该示范例是关于在比较器21已经依序比对参考电压Vr与目标电压V1达七次的情形中如何决定七个比对结果200的多数。在该情形中，第一比对结果OP1、第四比对结果OP4、第二比对结果OP5及第七比对结果OP7是高状态(例如，数字1)，而第二比对结果OP2、第三比对结果OP3及第六比对结果OP6是低状态(例如，数字0)。由于高状态的数目大于低状态的数目，因而ZQ校准控制器23可以决定高状态是七个比对结果OP1至OP7的多数，而低状态是七个比对结果OP1至OP7的少数。应注意，图3中所示的比对结果200及其状态的数目并非旨在作为限制。

依据比对结果200的多数(或少数)，ZQ校准控制器23可在步骤107处决定电阻校准方向205。举例而言，在高状态是预定奇复数个比对结果200的多数的情形下，ZQ校准控制器23可决定电阻校准方向205是上方向(即，电阻校准单元25的电阻需要增大)，且在低状态是预定奇复数个比对结果200的多数的情形下，ZQ校准控制器23可决定电阻校准方向205是下方向(即，电阻校准单元25的电阻需要减小)。另一选择为，在低状态是预定奇复数个比对结果200的多数的情形下，ZQ校准控制器23可决定电阻校准方向205是上方向，且在高状态是预定奇复数个比对结果200的多数的情形下，ZQ校准控制器23可决定电阻校准方向205是下方向。

在决定电阻校准方向205后，ZQ校准控制器可在步骤121处响应系统时钟信号CLK而基于电阻校准方向205产生校准码210。接下来，ZQ校准控制器23可在步骤123处将校准码210应用至电阻校准单元25，以经由电阻校准单元25调整目标电压V1。

ZQ校准控制器23可使用序列(线性)搜寻方法、二分(二元)搜寻方法或这两种方法来产生校准码210。序列搜寻方法及二分搜寻方法二者均用于在搜寻列表内找出目标值(即，可驱使目标电压V1接近参考电压Vr的最终校准码)。序列搜寻方法可针对目标值循序而无跳跃地检查搜寻列表中的每一元素，直至找出匹配为止。相较而言，二分搜寻方法中的每次搜寻是以搜寻列表的中间为分界线，以将当前搜寻列表划分成上半列表及下半列表，然后判断目标值落入哪一半列表中、并再次在该目标值所落入的半列表内执行划分及判断。反复地执行相同过程，直至找出匹配为止。

电阻校准单元25可以是此项技术中已采用的上拉电阻校准单元或下拉电阻校准单元。举例而言，上拉电阻校准单元可包含复数个开关(例如，MOS晶体管)与复数个电阻器(每一对开关与电阻器均为并联设置)，并根据校准码210而经由这些开关来调整这些电阻器，以执行上拉校准，使得上拉电阻校准单元的电阻接近参考电阻器的电阻。该参考电阻器(其将存储器装置的一ZQ接脚与地连接)通常具有240欧姆的电阻。同样地，下拉电阻校准单元也可包含复数个开关(例如，MOS晶体管)与复数个电阻器(每一对开关与电阻器均为并联设置)，并根据校准码210经由这些开关来调整这些电阻器，以执行下拉校准，使得下拉电阻校准单元的电阻接近参考电阻。在存储器装置同时包含上拉电阻校准单元及下拉电阻校准单元二者的一种情形中，这些校准单元可根据由ZQ校准控制器23所产生的相应校准码210来执行上拉校准及下拉校准。

在ZQ校准控制器23经由电阻校准单元25调整目标电压V1的后，目标电压V1可被调整成经调整电压V2。随后，在步骤125处执行：判断经调整电压V2是否等于或几乎等于参考电压Vr。若步骤125处的判断是肯定的，则ZQ校准1完成。否则，在步骤127处执行：以经调整目标电压V2来替换目标电压V1，且随后，ZQ校准1返回至步骤101。

此处就如何决定比对结果200的多数提供了一种实施方案，但此实施方案并非旨在作为限制。参照第4图，在该实施方案中，ZQ校准控制器23可包含计数器231、控制逻辑233及计时器235。计时器235被设置成用于根据系统时钟信号CLK来测量时间间隔，并控制计数器231及控制逻辑233各自的动作时刻。计数器231可以是用于储存特定事件或过程已发生的次数的装置。控制逻辑233控制ZQ校准控制器23的运作。

在该实施方案中，在已获得预定奇复数个比对结果200后，可如下执行步骤105：在ZQ校准控制器23中定义计数器231的二进制码202；针对比对结果200中的每一个，若其状态为高状态，则由计数器231加一至二进制码202，且若其状态为低状态，则由计数器231从二进制码202减一；在计数器231根据全部比对结果200的状态调整二进制码202后，决定二进制码202的最高有效位(Most Significant Bit；MSB)2021；以及根据最高有效位2021决定比对结果200的多数。

可视情况针对不同需要来定义计数器231的二进制码202的位元数目及值。举例而言，可将计数器231的二进制码202定义为具有初始值16(即，[10000])的五位元码。若传入比对结果200是高状态，则计数器231的二进制码202变为[10001](即，加数字[1]至二进制码202)，而若传入比对结果200是低状态，则计数器231的二进制码202变为[01111](即，从二进制码202减数字[1])。在将计数器231的二进制码202应用至图3中所示的七个比对结果OP1至OP7时，二进制码202最终变为[10001]，其中最高有效位(最左侧位)2021是[1](即，高状态)。在这些情形下，控制逻辑233决定高状态为七个比对结果OP1至OP7的多数。在其中最终二进制码202的最高有效位2021是[0](即，低状态)的情形中，控制逻辑233决定低状态为七个比对结果OP1至OP7的多数。

根据前面对本发明的说明，即使某些比对结果由于各种噪声及干扰而变成不正确的，ZQ校准控制器仍可产生所需校准码，且该所需校准码接近于能够趋使目标电压接近参考电压的最终校准码。因此，上述方法提供了一种关于在存储器装置的ZQ校准中如何避免使比较器为ZQ校准控制器提供不正确的比对结果的解决方案。

前面针对本发明的说明旨在使所属技术领域中普通技术人员能够完成或使用本发明。对本发明的各种修改可为所属技术领域中普通技术人员轻易知晓，故本文中所定义的通用原理可应用于其他变化形式，且此并不背离本发明的精神或范围。因此，本发明并非限于本文中所述的实例及说明，而是应被赋予与本文中所公开的原理及新颖特征相一致的最宽广范围。虽然在前面的说明中并未全面地公开这些修改及替换形式，但其已被实质上涵盖于所附权利要求中。