半导体存储装置的制作方法

[相关申请案]

本申请案享有以日本专利申请案2016-180593号(申请日：2016年9月15日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。

实施方式涉及一种半导体存储装置。

背景技术：

作为半导体存储装置已知有nand型闪速存储器。

技术实现要素：

实施方式提供一种能够使动作高速化的半导体存储装置。

实施方式的半导体存储装置具备分别包含存储单元阵列的第一及第二平面、以及第一及第二控制电路。第一及第二控制电路能够分别对第一及第二平面执行读出动作。另外，第一及第二控制电路包含能够执行读出动作的有效状态、及禁止读出动作的执行的闲置状态。在第一控制电路为有效状态且第二控制电路为闲置状态时，在接收第一指令集的情况下，第一控制电路对第一平面执行第一读出动作。在接收第二指令集的情况下，第一控制电路对第二平面执行第二读出动作。在接收不包含在第一及第二指令集的任一者中的第一指令且依次接收第一及第二指令集的情况下，第二控制电路从闲置状态过渡至有效状态，在第一控制电路执行第一读出动作的期间开始第二读出动作。

附图说明

图1是第一实施方式的存储器系统的框图。

图2是第一实施方式的半导体存储装置的框图。

图3是第一实施方式的半导体存储装置所具备的存储单元阵列的电路图。

图4是第一实施方式的半导体存储装置的框图。

图5是第一实施方式的存储器系统中的读出动作的指令顺序。

图6是第一实施方式的存储器系统中的读出动作的说明图。

图7是第一实施方式的存储器系统中的读出动作的说明图。

图8是第一实施方式的存储器系统中的读出动作的指令顺序。

图9是第一实施方式的存储器系统中的读出动作的说明图。

图10是第一实施方式的存储器系统中的读出动作的指令顺序。

图11是第一实施方式的存储器系统中的读出动作的说明图。

图12是第一实施方式的存储器系统中的读出动作的指令顺序。

图13是第一实施方式的存储器系统中的读出动作的说明图。

图14是第一实施方式的存储器系统中的读出动作的指令顺序。

图15是第一实施方式的存储器系统中的写入动作的指令顺序。

图16是第一实施方式的存储器系统中的写入动作的说明图。

图17是第一实施方式的存储器系统中的读出及写入动作的指令顺序。

图18是第一实施方式的存储器系统中的写入及读出动作的说明图。

图19是说明第一实施方式的存储器系统的各种动作时的定序器的状态的图。

图20是第二实施方式的半导体存储装置的框图。

图21是第二实施方式的存储器系统中的读出动作的指令顺序。

图22是第二实施方式的存储器系统中的读出动作的说明图。

图23是第二实施方式的存储器系统中的读出动作的说明图。

图24是第二实施方式的存储器系统中的读出动作的指令顺序。

图25是第二实施方式的存储器系统中的读出动作的说明图。

图26是第二实施方式的存储器系统中的写入动作的说明图。

图27是说明第二实施方式的存储器系统的各种动作时的定序器的状态的图。

图28是第三实施方式的半导体存储装置的框图。

图29是第三实施方式的存储器系统中的读出动作的说明图。

图30是第三实施方式的存储器系统中的读出动作的说明图。

图31是第三实施方式的存储器系统中的写入动作的说明图。

图32是第四实施方式的半导体存储装置的框图。

图33是第四实施方式的存储器系统中的读出动作的指令顺序。

图34是第四实施方式的存储器系统中的读出动作的说明图。

图35是第五实施方式的半导体存储装置的框图。

图36是第五实施方式的存储器系统中的读出动作的指令顺序。

图37是第五实施方式的存储器系统中的读出动作的说明图。

图38是第六实施方式的半导体存储装置的框图。

图39是第六实施方式的存储器系统中的读出动作的指令顺序。

图40是第六实施方式的存储器系统中的半导体存储装置的状态读出信息。

图41是第七实施方式的存储器系统中的读出动作的指令顺序。

图42是第八实施方式的存储器系统的框图。

图43是第八实施方式的存储器系统中的读出动作的指令顺序。

图44是第九实施方式的半导体存储装置中的存储单元阵列的电路图。

图45是第九实施方式的半导体存储装置中的存储单元阵列的剖视图。

图46是第九实施方式的存储器系统中的更新动作的流程图。

图47是第九实施方式的存储器系统中的更新动作的指令顺序。

图48是第九实施方式的存储器系统中的更新动作的说明图。

图49是第九实施方式的存储器系统中的读出动作及更新动作的指令顺序图。

图50是第九实施方式的存储器系统中的读出动作及更新动作的说明图。

图51是说明半导体存储装置的各种动作后的creepup现象的图。

图52是第一～第九实施方式的变化例的存储器系统中的设定变更动作的指令顺序。

图53是第一～第九实施方式的变化例的存储器系统中的编程序列的说明图。

具体实施方式

以下，参照附图对实施方式进行说明。被参照的附图是示意性的图。在以下的说明中，对于具有相同的功能及构成的要素，标注共通的参照符号。构成参照符号的数字之后的字母是通过包含相同的数字的参照符号来参照，且是为了区别具有相同的构成的要素彼此而使用。在无须将由包含相同的数字的参照符号所表示的要素相互区别的情况下，这些要素是通过仅包含数字的参照符号来参照。

[1]第一实施方式

以下，对第一实施方式的半导体存储装置及存储器系统进行说明。

[1－1]构成

[1－1－1]存储器系统1的构成

首先，使用图1对存储器系统的构成进行说明。图1表示存储器系统的框图。如图1所示，存储器系统1具备半导体存储装置10、及存储器控制器20。

半导体存储装置10为非易失性地存储数据的nand型闪速存储器。另外，半导体存储装置10包含分别保持数据的区域即存储单元阵列，且具备能够独立地控制的多个平面。关于半导体存储装置10的详细的构成将在下文叙述。

控制器20响应来自外部的未图示的主机设备的命令，对半导体存储装置10命令读出、写入、及删除等。另外，控制器20管理半导体存储装置10中的存储器空间。

如图1所示，控制器20具备处理器(cpu(centralprocessingunit，中央处理器))21、内置存储器(ram(randomaccessmemory，随机存取存储器))22、ecc(errorcorrectingcode，纠错码)电路23、nand接口电路24、缓冲存储器25、及主机接口电路26。

处理器21对控制器20整体的动作进行控制。例如，处理器21响应从主机设备接收的写入命令，发行基于nand界面的读出命令。该动作在写入及删除的情况下也相同。

内置存储器22例如为dram(dynamicrandomaccessmemory，动态随机存取存储器)等半导体存储器，且作为处理器21的作业区域来使用。内置存储器22保持用以管理半导体存储装置10的固件或各种管理表格等。

ecc电路23进行数据的错误订正(ecc：errorcheckingandcorrecting)处理。具体来说，ecc电路23在数据的写入时基于写入数据来产生奇偶性(parity)。而且，ecc电路23在数据的读出时从奇偶性产生综合征(syndrome)并检测错误，且将已检测出的错误订正。

nand接口电路24与半导体存储装置10连接，掌管与半导体存储装置10的通讯。例如，nand接口电路24在与半导体存储装置1之间发送及接收输入输出信号i/o。另外，nand接口电路24对半导体存储装置10发送各种控制信号，且从半导体存储装置10接收就绪/忙碌信号rb。信号rb是将半导体存储装置10为就绪状态还是忙碌状态通知给控制器20的信号。就绪状态表示半导体存储装置10能够从控制器20受理指令的状态，忙碌状态表示半导体存储装置10不能受理指令的状态。例如，信号rb在半导体存储装置10的动作中设为"l"电平，如果动作完成那么设为"h"电平。

缓冲存储器25暂时保持控制器20从半导体存储装置10及主机设备接收的数据等。

主机接口电路26经由未图示的主机总线而与主机设备连接，并掌管与主机设备的通讯。例如，主机接口电路26将从主机设备接收的命令及数据分别传输至处理器21及缓冲存储器25。

[1－1－2]半导体存储装置10的构成

其次，继续使用图1对半导体存储装置10的详细的构成进行说明。如图1所示，半导体存储装置10具备平面＜0＞及平面＜1＞、以及周边电路14。平面＜0＞及＜1＞分别具备存储单元阵列11a及11b、传感放大器模块12a及12b、行解码器13a及13b。

存储单元阵列11a及11b分别包含与位线及字线建立关联的多个非易失性存储单元。关于存储单元阵列11的详细的构成将在下文叙述。

传感放大器模块12a及12b分别与存储单元阵列11a及11b对应而设置。传感放大器模块12从存储单元阵列11读出数据，并将已读出的数据输出至控制器20。另外，传感放大器模块12将从控制器20接收的写入数据传输至存储单元阵列11。此外，传感放大器模块12具备未图示的高速缓冲存储器电路，该高速缓冲存储器电路使用于与周边电路14的数据的交接。

行解码器13a及13b分别与存储单元阵列11a及11b对应而设置。行解码器13选择与进行读出动作及写入动作的对象的存储单元对应的字线。而且，行解码器13对已选择的字线与除此以外的非选择的字线分别施加所期望的电压。

以上所说明的平面成为能够独立地执行读出动作、写入动作、及删除动作的单位。具体来说，半导体存储装置10能够仅对2个平面中的一个平面执行读出动作、写入动作、或删除动作，也能够在对一个平面执行读出动作、写入动作、或删除动作的期间对另一个平面执行读出动作。也就是说，平面为成为读出动作、写入动作、及删除动作的对象的最小单位，这些动作既可针对每个平面进行，也可对多个平面平行地进行。此外，平面的构成并不限定于所述，只要分别至少具备存储单元阵列11即可。

其次，使用图2对控制平面＜0＞及平面＜1＞的周边电路14的详细的构成进行说明。图2是半导体存储装置10的框图，表示控制各平面的周边电路14的构成与在半导体存储装置10及控制器20间发送接收的信号的一例。

如图2所示，周边电路14包含逻辑控制电路30、输入输出电路31、寄存器32、定序器模块36、就绪/忙碌控制电路37、电压产生电路38、及cg驱动器模块39。

逻辑控制电路30从控制器20接收各种控制信号，并传输至输入输出电路31及定序器36。作为该控制信号，例如使用芯片赋能信号/ce、指令锁存赋能信号cle、地址锁存赋能信号ale、写入赋能信号/we、读出赋能信号/re、及写入保护信号/wp。信号/ce为用以使半导体存储装置10赋能的信号。信号cle为与确立的信号cle并行而将输入至半导体存储装置10的信号为指令cmd的情况通知给输入输出电路31的信号。信号ale为与确立的信号ale并行而将输入至半导体存储装置10的信号为地址信息add的情况通知给输入输出电路31的信号。信号/we及/re分别为例如将输入输出信号i/o的输入及输出指示给输入输出电路31的信号。信号/wp例如为用以在电源的接通关闭时使半导体存储装置10为保护状态的信号。

输入输出电路31在与控制器20之间发送及接收例如8位宽的输入输出信号i/o(i/o1～i/o8)。作为输入输出电路31发送至控制器20的输入输出信号i/o，例如可列举状态信息sts、及读出数据dat。另一方面，作为输入输出电路31从控制器20接收的输入输出信号i/o，例如可列举指令cmd、地址信息add、及写入数据dat。另外，输入输出电路31例如将从控制器20接收的写入数据dat传输至传感放大器模块12，并将从传感放大器模块12传输的读出数据dat发送至控制器20。

寄存器32包含状态寄存器33a及33b、地址寄存器34a及34b、以及指令寄存器35a及35b。状态寄存器33保持状态信息sts。状态信息sts例如为表示第一及第二定序器的动作状态的信息。地址寄存器34从输入输出电路31接收地址信息add，并保持该地址信息add。而且，地址寄存器34将地址信息add中所包含的列地址ca、区块地址ba、及页面地址pa分别传输至传感放大器模块12、行解码器13、及cg驱动器模块39。指令寄存器35从输入输出电路31接收指令cmd，并保持该指令cmd。而且，基于由指令寄存器35保持的指令cmd，定序器36执行各种动作。

此外，寄存器33a、34a、及35a与下述第一定序器36a对应，寄存器33b、34b、及35b与下述第二定序器36b对应。例如，与第一定序器36a对应的状态信息sts由状态寄存器33a保持，与第二定序器36b对应的状态信息sts由状态寄存器33b保持。

定序器模块36控制半导体存储装置10整体的动作。具体来说，定序器模块36基于从指令寄存器35传输的指令cmd来控制传感放大器模块12、行解码器13、电压产生电路38、及cg驱动器模块39等，执行数据的读出动作等。另外，定序器模块36包含能够独立地动作的第一定序器36a及第二定序器36b。

第一定序器36a能够对平面＜0＞及＜1＞执行数据的读出动作、写入动作、及删除动作等各种动作。第二定序器36b为在第一定序器36a执行各种动作的情况下使用的定序器，能够对平面＜0＞及＜1＞执行数据的读出动作，但不执行写入动作与删除动作。此外，第二定序器36b的电路面积小于第一定序器36a的电路面积。

就绪/忙碌控制电路37产生分别基于第一定序器36a及第二定序器36b的动作状态的就绪/忙碌信号rb，并将这些信号发送至控制器20。此外，在以下的说明中，将与各定序器36对应的就绪/忙碌信号rb为"h"电平的情况称为就绪状态，将为"l"电平的情况称为忙碌状态。

电压产生电路38基于定序器模块36的指示来产生所期望的电压。而且，电压产生电路38将已产生的电压供给至存储单元阵列11、传感放大器模块12、及cg驱动器模块39。

cg驱动器模块39基于所接收的页面地址pa，来将从电压产生电路38供给的电压传输至行解码器13a及13b。

如以上所述，本实施方式的半导体存储装置10成为包含多个平面，且具备能够独立地动作的第一定序器36a及第二定序器36b的构成。

[1－1－3]存储单元阵列11的构成

其次，使用图3对存储单元阵列11的构成进行说明。图3表示存储单元阵列11的电路图。如图3所示，存储单元阵列11具备区块blk0～blkn(n为1以上的自然数)。

区块blk为多个非易失性存储单元的集合，例如成为数据的删除单位。另外，各区块blk具备多个nand串ns。

各nand串ns与位线bl0～bl(m－1)((m－1)为1以上的自然数)对应地设置，例如包含8个存储单元晶体管mt(mt0～mt7)、及选择晶体管st1、st2。此外，1个nand串ns所包含的存储单元晶体管mt的个数并不限定于此，能够设为任意的数量。

存储单元晶体管mt具备控制栅极及电荷蓄积层，且非易失性地保持数据。另外，存储单元晶体管mt通过应用mlc(multi-levelcell，多级单元)方式而能够存储多位的数据。此外，存储单元晶体管mt所存储的数据的位数并不限定于此，例如，也可应用将1位的数据存储至存储单元的slc(single-levelcell，单级单元)方式。

相同的nand串ns中的存储单元晶体管mt0～mt7串联连接在选择晶体管st1的源极与选择晶体管st2的漏极之间。在相同的区块blk中，选择晶体管st1及st2的栅极分别与选择栅极线sgd及sgs共通连接，存储单元晶体管mt0～mt7的控制栅极分别与字线wl0～wl7共通连接。

在存储单元阵列11内，位线bl与在多个区块blk间处于相同列的nand串ns共通连接。具体来说，处于相同列的nand串ns中的选择晶体管st1的漏极与所对应的位线bl共通连接。另外，在存储单元阵列11内，各区块blk中所包含的多个选择晶体管st2的源极与源极线sl共通连接。

在以上的构成中，将与共通的字线wl连接的多个存储单元所保持的1位数据的集合称为"页面"。因此，例如在应用将2位的数据存储至存储单元的mlc方式的情况下，在与1根字线wl连接的多个存储单元的集合中存储2页面量的数据。数据的读出动作及写入动作既可针对每该页面来进行，也可针对每字线wl来进行。

[1－1－4]周边电路14的构成

其次，使用图4对周边电路14的更详细的构成进行说明。图4表示定序器模块36及cg驱动器模块39的详细的构成。如图4所示，定序器模块36包含多工器40a及40b，cg驱动器模块39包含cg驱动器41a、41b、41c、及41d。

多工器40a及40b分别基于控制信号s1及s2，来输出从多个输入信号选择的1个信号。控制信号s1及s2例如由第一定序器36a产生。对多工器40a及40b的输入端子输入在各种动作中定序器36a及36b所产生的控制信号。该控制信号例如使用在控制电压产生电路38、cg驱动器模块39、以及平面＜0＞及＜1＞。

而且，多工器40a基于控制信号s1，将定序器36a及36b中的任一者的控制信号输出至电压产生电路38、cg驱动器模块39、及平面＜0＞的各种电路。同样地，多工器40b基于控制信号s2，将定序器36a及36b中的任一者的控制信号输出至电压产生电路38、cg驱动器模块39、及平面＜1＞的各种电路。对多工器40产生控制信号s1及s2的构成要素并不限定于此，也可将其他控制电路设置在周边电路14内。

cg驱动器41基于定序器模块36的控制，选择电压产生电路38所产生的电压，并将已选择的电压传输至字线wl。也就是说，基于各种动作中所需要的电压的种类，而cg驱动器41的需要的个数变化。而且，cg驱动器41对平面＜0＞的行解码器13a、平面＜1＞的行解码器13b、或行解码器13a及13b的两者供给所期望的电压。

例如，在对平面＜0＞及＜1＞的读出动作中，在产生cg驱动器41a及41c对选择字线施加的电压，且产生cg驱动器41b及41d对非选择的字线施加的电压的情况下，cg驱动器41a及41b对平面＜0＞供给电压，cg驱动器41c及41d对平面＜1＞供给电压。在本例中，cg驱动器41a及41b对平面＜0＞供给电压的时机与cg驱动器41c及41d对平面＜1＞供给电压的时机也可不同。也就是说，平面＜0＞及平面＜1＞基于第一定序器36a及第二定序器36b的控制，来非同步地动作。

[1－2]动作

其次，对存储器系统1的动作进行说明。半导体存储装置10在电源接通后的待机状态中，第一定序器36a设为有效状态，第二定序器36b设为闲置状态。此处，所谓有效状态为能够基于指令等来执行读出动作等各种动作的状态，所谓闲置状态为禁止各种动作的状态。另外，闲置状态相对于有效状态而消耗电力较小，闲置状态的第二定序器响应激活指令而激活，过渡至有效状态。激活指令为读出动作中所使用的指令集或写入动作中所使用的指令集的任一者中不包含的特殊的指令。半导体存储装置10如果在待机状态中从控制器20接收指令，那么使用第一定序器36a执行各种动作。作为该各种动作，例如可列举读出动作、写入动作、及删除动作。另外，第一定序器36a能够执行以平面单位执行各种动作的单平面动作与相对于多个平面同时开始各种动作的多平面动作。

另外，半导体存储装置10在第一定序器36a对一个平面进行各种动作的期间，能够使用已激活的第二定序器36b对另一个平面开始读出动作。也就是说，半导体存储装置10能够执行对多个平面以不同的时机开始读出动作的多平面动作。

在以下的说明中，将对多个平面同时开始各种动作的多平面动作称为同步的多平面动作，将对多个平面以不同的时机开始读出动作的多平面动作称为非同步的多平面动作。

以下，作为存储器系统1的动作的具体例，依次对单平面读出动作、同步的多平面读出动作、非同步的多平面读出动作、同步的多平面写入动作、及其他多平面动作进行说明。

[1－2－1]单平面读出动作

首先，使用图5对半导体存储装置10中的单平面读出动作进行说明。图5为第一定序器36a对平面＜0＞及平面＜1＞在时间上依次执行读出动作的指令顺序的一例。图5表示半导体存储装置10发送接收的输入输出信号i/o、以及与第一定序器36a及第二定序器36b分别对应的就绪/忙碌信号rb。

如图5所示，首先，控制器20发行指令"00h"，并发送至半导体存储装置10。指令"00h"相当于读出用的地址输入受理指令，为相对于半导体存储装置10命令读出动作的指令。已发送的指令"00h"经由输入输出电路31而储存在第一指令寄存器35a中。

其次，控制器20将地址信息add发送至半导体存储装置10。该地址信息add包含指定平面＜0＞的信息。已发送的地址信息add经由输入输出电路31而储存在第一地址寄存器34a中。

接着，控制器20发行指令"30h"并发送至半导体存储装置10。指令"30h"为基于已接收的指令及地址信息而对半导体存储装置10指示读出动作的开始的指令。已发送的指令"30h"经由输入输出电路31而储存在第一指令寄存器35a中。

如果在寄存器35a中储存有指令"30h"，那么第一定序器36a对平面＜0＞开始读出动作，第一定序器36a从就绪状态成为忙碌状态。图示的tread1表示第一定序器36a对平面＜0＞执行读出动作的期间，在该期间中第一定序器36a维持忙碌状态。

图6表示该读出动作中的定序器模块36及cg驱动器模块39的动作图像。如图6所示，定序器模块36对控制信号s1进行控制并将第一定序器36a的控制信号输出至多工器40a。由此，第一定序器36a能够对平面＜0＞执行读出动作。

在读出动作中，基于第一定序器36a的控制，而电压产生电路38产生电压，cg驱动器模块39从该电压选择读出动作所需要的各种电压并传输至平面＜0＞的行解码器13a。作为读出动作中所使用的各种电压，例如可列举判定存储单元的阈值电压的读出电压、不依赖于所保持的数据而存储单元接通的读出通过电压。将读出电压施加至已选择的字线wl，将读出通过电压施加至非选择的字线wl。

另外，在读出动作中，行解码器13a基于地址信息add中的区块地址ba来选择区块blk，并将从cg驱动器模块39供给的电压传输至已选择的区块blk的各种字线wl。而且，传感放大器模块12a从在存储单元阵列11a中选择的存储单元读出数据。

当读出动作结束时，第一定序器36a从忙碌状态成为就绪状态。于是，传感放大器模块12a将从平面＜0＞读出的数据dout发送至控制器20。

以上所说明的动作与相对于平面＜0＞的单平面读出动作对应。接着，对于相对于平面＜1＞的单平面读出动作，说明与相对于平面＜0＞的单平面读出动作不同的方面。

如图5所示，控制器20将指令"00h"、指定平面＜1＞的地址信息add、及指令"30h"依次发送至半导体存储装置10。传输各输入输出信号i/o的寄存器与相对于平面＜0＞的单平面读出动作相同。

如果在寄存器35a中储存有指令"30h"，那么第一定序器36a对平面＜1＞执行读出动作，第一定序器36a从就绪状态成为忙碌状态。图示的tread2表示第一定序器36a对平面＜1＞执行读出动作的期间，在该期间中第一定序器36a维持忙碌状态。

图7表示该读出动作中的定序器模块36及cg驱动器模块39的动作图像。如图7所示，定序器模块36对控制信号s2进行控制并将第一定序器36a的控制信号输出至多工器40b。由此，第一定序器36a能够对平面＜1＞执行读出动作。该读出动作中的详细的动作由于与在使用图6所说明的动作中将与平面＜0＞对应的要素置换为与平面＜1＞对应的要素的动作相同，所以省略说明。

当读出动作结束时，第一定序器36a从忙碌状态成为就绪状态。于是，传感放大器模块12b将从平面＜1＞读出的数据dout发送至控制器20。

以上所说明的动作与相对于平面＜1＞的单平面读出动作对应。如此，半导体存储装置10在相对于平面＜0＞及平面＜1＞的任一者的单平面的读出动作中，均使用第一定序器36a。也就是说，在单平面的读出动作中，第二定序器36b如图5～图7所示始终为就绪状态且维持闲置状态。

[1－2－2]多平面读出动作(同步)

其次，使用图8对半导体存储装置10中的同步的多平面读出动作进行说明。图8为第一定序器36a对平面＜0＞及平面＜1＞同步地执行读出动作的指令顺序的一例。图8表示半导体存储装置10发送接收的输入输出信号i/o、以及与第一定序器36a及第二定序器36b分别对应的就绪/忙碌信号rb。

如图8所示，首先，控制器20发行指令"00h"，并发送至半导体存储装置10。已发送的指令"00h"经由输入输出电路31而储存在第一指令寄存器35a中。

其次，控制器20将地址信息add发送至半导体存储装置10。该地址信息add包含指定平面＜0＞的信息。已发送的地址信息add经由输入输出电路31而储存在第一地址寄存器34a中。

接着，控制器20发行指令"32h"并发送至半导体存储装置10。指令"32h"为指示多平面动作的指令，至此为止所发送的指令及地址信息表示与1个平面对应的情况。已发送的指令"32h"经由输入输出电路31而储存在第一指令寄存器35a中。

如果在寄存器35a中储存有指令"32h"，那么第一定序器36a从就绪状态成为忙碌状态，接着，从忙碌状态成为就绪状态。该动作表示半导体存储装置10能够对控制器20继续接收指令。

而且，控制器20将与其次要读出的页面对应的指令集发送至半导体存储装置10。具体来说，控制器20将指令"00h"、指定平面＜1＞的地址信息add、及指令"30h"依次发送至半导体存储装置10。

如果在寄存器35a中储存有指令"30h"，那么第一定序器36a开始基于包含相对于平面＜0＞的指示与指令"32h"的指令集、及包含相对于平面＜1＞的指示与指令"30h"的指令集的多平面读出动作，第一定序器36a从就绪状态成为忙碌状态。图示的tread表示第一定序器36a对平面＜0＞及平面＜1＞执行同步的多平面读出动作的期间，在该期间中第一定序器36a维持忙碌状态。

图9表示该读出动作中的定序器36及cg驱动器模块39的动作图像。如图9所示，定序器模块36对控制信号s1及s2进行控制并将第一定序器36a的控制信号输出至多工器40a及40b。由此，第一定序器36a能够对平面＜0＞及平面＜1＞执行多平面读出动作。

在读出动作中，基于第一定序器36a的控制，电压产生电路38产生电压，cg驱动器模块39从该电压选择读出动作所需要的各种电压并传输至平面＜0＞的行解码器13a及平面＜1＞的行解码器13b。另外，行解码器13a及13b基于地址信息add中的区块地址ba选择区块blk，并将从cg驱动器模块39供给的电压传输至已选择的区块blk的各种字线wl。而且，传感放大器模块12a及12b分别从在存储单元阵列11a及11b中选择的存储单元读出数据。

当读出动作结束时，第一定序器36a从忙碌状态成为就绪状态。于是，传感放大器模块12a及12b分别将从平面＜0＞及平面＜1＞读出的数据dout依次发送至控制器20。此外，将从各平面读出的数据dout发送至控制器20的顺序并不限定于此。例如，也可将已读出的数据dout按照平面＜1＞及平面＜0＞的顺序发送至控制器20。

如以上所述，半导体存储装置10使用第一定序器36a对多个平面执行同步的多平面的读出动作。也就是说，在多个平面中同步的多平面读出动作中，第二定序器36b如图8及图9所示始终为就绪状态且维持闲置状态。

[1－2－3]多平面读出动作(非同步)

其次，使用图10对半导体存储装置10中的非同步的多平面读出动作进行说明。图10为定序器36a及36b分别对平面＜0＞及平面＜1＞非同步地执行读出动作的指令顺序的一例。图10表示半导体存储装置10发送接收的输入输出信号i/o、以及与第一定序器36a及第二定序器36b分别对应的就绪/忙碌信号rb。在本例中，以首先开始相对于平面＜0＞的读出，在该读出的期间中开始相对于平面＜1＞的读出的情况为例进行说明。

如图10所示，首先，控制器20发送指示相对于平面＜0＞的读出动作的指令及地址信息。具体来说，控制器20将指令"00h"、指定平面＜0＞的地址信息add、及指令"30h"依次发送至半导体存储装置10。

如果在寄存器35a中储存有指令"30h"，那么第一定序器36a对平面＜0＞开始读出动作，第一定序器36a从就绪状态成为忙碌状态。图示的tread1表示第一定序器36a对平面＜0＞执行读出动作的期间，在该期间中第一定序器36a维持忙碌状态。

而且，在第一定序器36a对平面＜0＞执行读出动作的期间，控制器20发行激活指令"xxh"，并发送至半导体存储装置10。激活指令"xxh"为用以使闲置状态的第二定序器36b为有效状态的指令。已发送的指令"xxh"经由输入输出电路31而储存在例如第二指令寄存器35b中。

如果在寄存器35b中储存有指令"xxh"，那么闲置状态的第二定序器36b被激活，成为有效状态。而且，控制器20发送指示相对于平面＜1＞的读出动作的指令及地址信息。具体来说，将指令"00h"、指定平面＜1＞的地址信息add、指令"30h"依次发送至半导体存储装置10。此处，将指令"00h"及"30h"经由输入输出电路31而储存在第二指令寄存器35b中，将地址信息add经由输入输出电路31而储存在第二地址寄存器34b中。

如果在寄存器35b中储存有指令"30h"，那么第二定序器36b对平面＜1＞开始读出动作，第二定序器36b从就绪状态成为忙碌状态。图示的tread2表示第二定序器36b对平面＜1＞执行读出动作的期间，在该期间中第二定序器36b维持忙碌状态。如图所示，本例中的半导体存储装置10具有第一定序器36a及第二定序器36b均成为忙碌状态的期间。图11表示该期间中的定序器模块36及cg驱动器模块39的动作图像。

如图11所示，定序器模块36对控制信号s1进行控制并将第一定序器36a的控制信号输出至多工器40a，对控制信号s2进行控制并将第二定序器36b的控制信号输出至多工器40b。由此，第二定序器36b能够在第一定序器36a对平面＜0＞执行读出动作的期间，对平面＜1＞开始读出动作。

在读出动作中，基于第一定序器36a及第二定序器36b的控制，而电压产生电路38产生电压，cg驱动器模块39从该电压产生读出动作所需要的各种电压并供给至平面＜0＞的行解码器13a及平面＜1＞的行解码器13b。另外，在本例中，如图所示，cg驱动器41a及41b对平面＜0＞供给读出电压，cg驱动器41c及41d对平面＜1＞供给读出电压。其他的详细的动作与[1－2－1]中所说明的单平面读出动作相同。

当相对于平面＜0＞的读出动作结束时，第一定序器36a从忙碌状态成为就绪状态。于是，传感放大器模块12a将从平面＜0＞读出的数据dout发送至控制器20。

另外，当相对于平面＜1＞的读出动作结束时，第二定序器36b从忙碌状态成为就绪状态，进而过渡至闲置状态。于是，传感放大器模块12b将从平面＜1＞读出的数据dout发送至控制器20。此外，第二定序器36b过渡至闲置状态的时机并不限定于所对应的读出动作结束的时机。例如，也可在由第二定序器36b的控制读出的数据输出至控制器20之后过渡至闲置状态。

如以上所述，半导体存储装置10通过使用第二定序器36b能够执行非同步的多平面读出动作。此外，作为半导体存储装置10中的非同步的多平面读出动作，考虑对以上所说明的例替换指示读出动作的平面的顺序的情况。具体来说，首先，开始相对于平面＜1＞的读出，在该读出的期间中开始相对于平面＜0＞的读出。关于此种情况下的例，以下使用图12进行说明。

图12所示的指令顺序为相对于以上所说明的图10，替换控制器20指示读出动作的平面的顺序。具体来说，按照平面＜1＞及平面＜0＞的顺序指示读出动作。在该情况下，第一定序器36a执行相对于平面＜1＞的读出动作，第二定序器36b执行相对于平面＜0＞的读出动作。图13表示该情况下的定序器36及cg驱动器模块39的动作图像。

如图13所示，定序器模块36对控制信号s1进行控制并将第二定序器36b的控制信号输出至多工器40a，对控制信号s2进行控制并将第一定序器36a的控制信号输出至多工器40b。由此，第二定序器36b能够在第一定序器36a对平面＜1＞执行读出动作的期间，对平面＜0＞开始读出动作。其他的详细的动作由于与使用图11所说明的非同步的多平面读出动作相同，所以省略说明。

像以上所说明的一样，第二定序器36b从半导体存储装置10接收激活指令"xxh"至所对应的读出动作结束为止维持有效状态。也就是说，第二定序器36b在执行非同步的多平面读出动作的期间被激活。

此外，在以上的说明中，以控制器20在第一定序器36a为忙碌状态且第二定序器36b为就绪状态的情况下发行激活指令"xxh"的情况为例进行了说明，但并不限定于此。例如，控制器20也可在第一定序器36a及第二定序器36b均为就绪状态时发行激活指令"xxh"。该情况下的指令顺序的一例成为图14所示。图14所示的指令顺序相对于以上所说明的图10，在非同步的多平面读出动作的开头发行激活指令"xxh"的方面不同。

在图14所示的指令顺序的情况下，在第二定序器36b激活的状态下指示相对于平面＜0＞的读出动作。如此，即便第二定序器36b为有效状态且就绪状态，半导体存储装置10也在第一定序器36a为就绪状态的情况下，首先使用第一定序器36a开始读出动作。而且，如果半导体存储装置10在第一定序器36a对平面＜0＞执行读出动作的期间指示相对于平面＜1＞的读出动作，那么使用第二定序器36b开始相对于平面＜1＞的读出动作。其他的动作由于与使用图10所说明的非同步的多平面读出动作相同，所以省略说明。

[1－2－4]多平面写入动作

其次，使用图15对半导体存储装置10中的多平面写入动作进行说明。图15为第一定序器36a对平面＜0＞及平面＜1＞同步地执行写入动作的指令顺序的一例。图15表示半导体存储装置10发送接收的输入输出信号i/o、以及与第一定序器36a及第二定序器36b分别对应的就绪/忙碌信号rb。

如图15所示，首先，控制器20发行指令"80h"，并发送至半导体存储装置10。指令"80h"相当于地址信息及写入数据的输入受理指令，且为相对于半导体存储装置10命令写入动作的指令。已发送的指令"80h"经由输入输出电路31而储存在第一指令寄存器35a中。

其次，控制器20发行地址信息add并发送至半导体存储装置10。该地址信息add包含指定平面＜0＞的信息。已发送的地址信息add经由输入输出电路31而储存在第一地址寄存器34a中。

接着，控制器20将写入数据din发送至半导体存储装置10。该写入数据din保持在平面＜0＞中的传感放大器模块12a的高速缓冲存储器电路中。

而且，控制器20发行指令"11h"并发送至半导体存储装置10。指令"11h"为命令多个页面的写入动作的指令，表示至此为止已发送的指令及地址信息与1页面量的数据对应。已发送的指令"11h"经由输入输出电路31而储存在第一指令寄存器35a中。

如果在寄存器35a中储存有指令"11h"，那么第一定序器36a从就绪状态成为忙碌状态，接着，从忙碌状态成为就绪状态。该动作表示半导体存储装置10能够对控制器20继续接收写入指令。

而且，控制器20将其次与写入页面对应的指令集发送至半导体存储装置10。具体来说，控制器20将指令"80h"、指定平面＜1＞的地址信息add、写入的1页面量的数据din、及指令"10h"依次发送至半导体存储装置10。指令"10h"为对半导体存储装置10基于已接收的指令、地址信息、及写入数据，指示写入动作的开始的指令。

如果在寄存器35a中储存有指令"10h"，那么第一定序器36a执行基于包含相对于平面＜0＞的指示与指令"11h"的指令集、及包含相对于平面＜1＞的指示与指令"10h"的指令集的多平面写入动作，第一定序器36a从就绪状态成为忙碌状态。图示的tprog表示第一定序器36a对平面＜0＞及平面＜1＞执行同步的多平面写入动作的期间。

图16表示该写入动作中的定序器模块36及cg驱动器模块39的动作图像。如图16所示，定序器模块36对控制信号s1及s2进行控制并将第一定序器36a的控制信号输出至多工器40a及40b。由此，第一定序器36a能够对平面＜0＞及平面＜1＞执行写入动作。

在写入动作中，基于第一定序器36a的控制，而电压产生电路38产生电压，cg驱动器模块39从该电压选择写入动作所需要的各种电压并传输至平面＜0＞的行解码器13a及平面＜1＞的行解码器13b。作为写入动作中所使用的各种电压，例如可列举使存储单元的阈值电压上升的写入电压、不依赖于保持的数据而存储单元接通的写入通过电压。将写入电压施加至已选择的字线wl，将写入通过电压施加至非选择的字线wl。

另外，在写入动作中，行解码器13a基于地址信息add中的区块地址ba选择区块blk，并将从cg驱动器模块39供给的电压传输至已选择的区块blk的各种字线wl。而且，传感放大器模块12a将写入数据传输至存储单元阵列11a。

当写入动作结束时，第一定序器36a从忙碌状态成为就绪状态，半导体存储装置10的多平面写入动作结束。

如以上所述，半导体存储装置10在多平面的写入动作中，使用第一定序器36a。也就是说，在执行多平面的写入动作的期间，第二定序器36b如图16所示始终为就绪状态且维持闲置状态。

此外，半导体存储装置10在执行单平面的写入动作或删除动作的情况下也同样地使用第一定序器36a。也就是说，第二定序器36b在执行相对于单平面的写入动作或删除动作的期间也同样地为就绪状态且维持为闲置状态。

另外，在半导体存储装置10执行单平面写入动作的情况下，例如，使用依次包含以上所说明的指令"80h"、地址信息add、写入的1页面量的数据din、及指令"10h"的指令集。该情况下的多工器40的动作与[1－2－1]中所说明的单平面读出动作相同。

[1－2－5]其他的动作

作为半导体存储装置10中的其他的动作，考虑在第一定序器36a对一个平面执行写入动作或删除动作的期间，使用第二定序器36b对另一个平面开始读出动作的情况。关于此种例，使用图17进行说明。图17所示的指令顺序为控制器20对半导体存储装置10首先指示相对于平面＜0＞的写入动作，在该写入的期间中指示相对于平面＜1＞的读出动作。

具体来说，首先，控制器20将已发行的指令"80h"、指定平面＜0＞的地址信息add、写入数据din、及已发行的指令"00h"依次发送至半导体存储装置10。于是，第一定序器36a对平面＜0＞开始写入动作，从就绪状态成为忙碌状态。图示的tprog表示第一定序器36a对平面＜0＞执行读出动作的期间。

在第一定序器36a执行写入动作的期间，控制器20发行激活指令"xxh"，并发送至半导体存储装置10。于是，闲置状态的第二定序器36b被激活，成为有效状态。而且，控制器20发送指示相对于平面＜1＞的读出动作的指令及地址信息。具体来说，将指令"00h"、指定平面＜1＞的地址信息add、指令"30h"依次发送至半导体存储装置10。

如果在寄存器35b中储存有指令"30h"，那么第二定序器36b对平面＜1＞开始读出动作，第二定序器36b从就绪状态成为忙碌状态。图示的tread表示第二定序器36b对平面＜1＞执行读出动作的期间，在该期间中第二定序器36b维持忙碌状态。如图所示，本例中的半导体存储装置10具有第一定序器36a与第二定序器36b均为忙碌状态的期间。图18表示该期间中的定序器36及cg驱动器模块39的动作图像。

如图18所示，定序器模块36对控制信号s1进行控制并将第一定序器36a的控制信号输出至多工器40a，对控制信号s2进行控制并将第二定序器36b的控制信号输出至多工器40b。由此，第二定序器36b能够在第一定序器36a对平面＜0＞执行写入动作的期间，对平面＜1＞开始读出动作。另外，在本例中，如图所示，cg驱动器41a及41b对平面＜0＞供给写入电压，cg驱动器41c及41d对平面＜1＞供给读出电压。其他的详细的动作与[1－2－1]～[1－2－4]中所说明的动作相同。

当由第二定序器36b而进行的相对于平面＜1＞的读出动作结束时，第二定序器36b从忙碌状态成为就绪状态，进而过渡至闲置状态。于是，传感放大器模块12b将从平面＜1＞读出的数据dout发送至控制器20。

另外，当由第一定序器36a而进行的相对于平面＜0＞的写入动作结束时，第一定序器36a从忙碌状态成为就绪状态。此外，在本例中，相对于平面＜0＞的写入动作结束的时机与相对于平面＜1＞的读出动作结束的时机只不过为一例，并不限定于此。例如，也考虑相对于平面＜0＞的写入动作结束之后，相对于平面＜1＞的读出动作结束的情况。

另外，在本例中，半导体存储装置10与使用图13所说明的动作同样地，也可在第一定序器36a对平面＜1＞执行某些动作的期间，第二定序器36b开始相对于平面＜0＞的读出动作。

[1－3]第一实施方式的效果

根据第一实施方式的半导体存储装置10能够使动作高速化。以下，对本效果的详细情况进行说明。

半导体存储装置的读出动作、写入动作、删除动作等各种动作是基于从存储器控制器接收的指令等信息，由半导体存储装置内部的定序器而执行。在此种半导体存储装置具备例如2个平面的情况下，外部的主机设备有时分别指示存储在一个平面的数据的读出与存储在另一个平面的数据的读出。

存储器控制器在发行相对于一个平面的读出指令之前从主机设备接收相对于另一个平面的读出指示的情况下，能够对半导体存储装置指示在2个平面中同步的多平面读出动作。另一方面，存在如下情况：在定序器对一个平面执行读出动作的期间，存储器控制器从主机设备接收相对于另一个平面的读出指示。作为此种情况下的存储器控制器的动作，例如考虑相对于一个平面的读出动作结束之后指示相对于另一个平面的读出动作的方法。其原因在于，控制读出动作的定序器在平面间共有。

因此，本实施方式的半导体存储装置10具备通常时所使用的第一定序器36a及在第一定序器36a动作的情况下所使用的第二定序器36b。另外，将第一定序器36a及第二定序器36b的控制信号输入至多工器40a及40b，多工器40a及40b将已输入的控制信号中所选择的1个控制信号分别传输至平面＜0＞及＜1＞。

由此，第一定序器36a及第二定序器36b能够分别对平面＜0＞及＜1＞执行读出动作。而且，例如即便在当第一定序器36a对平面＜0＞执行读出动作的期间，控制器20从主机设备接收相对于平面＜1＞的读出指示的情况下，也能够通过使用第二定序器36b来执行相对于平面＜1＞的读出动作。

具体来说，例如，如果在第一定序器36a及第二定序器36b为就绪状态时接收指示平面＜0＞的读出动作的第一指令集，那么第一定序器36a执行相对于平面＜0＞的读出动作。而且，在第一定序器36a执行读出动作的期间，如果接收指示平面＜1＞的读出动作的第二指令集，那么第二定序器36b执行相对于平面＜1＞的读出动作。

如以上所述，本实施方式的半导体存储装置10能够在平面＜0＞及＜1＞中执行非同步的多平面读出动作。也就是说，本实施方式的半导体存储装置10能够针对每个平面在任意的时机执行读出动作，所以能够使动作高速化。

另外，本实施方式的半导体存储装置10在第一定序器36a执行各种动作的期间，将第二定序器36b设为闲置状态。而且，闲置状态的第二定序器36b在非同步的多平面读出动作成为必要的情况下被激活。

具体来说，如果半导体存储装置10从控制器20接收激活指令，那么使第二定序器36b从闲置状态过渡至有效状态。如果第二定序器36b成为有效状态，那么半导体存储装置10能够执行非同步的多平面读出动作。

例如，在读出动作中，控制器20在发行第一或第二指令集之前，发行将第二定序器36b激活的激活指令并发送至半导体存储装置10。由此，在半导体存储装置10使用第二定序器36b执行读出动作之前，第二定序器36b从闲置状态过渡至有效状态。而且，如果第二定序器36b结束相对于平面＜1＞的读出动作，那么从有效状态过渡至闲置状态。

由此，半导体存储装置10中，第二定序器36b为闲置状态时的消耗电力低于第二定序器36b为有效状态时的消耗电力。此外，半导体存储装置10的各种动作时的第一定序器36a及第二定序器36b的动作状态例如如图19所示。

如图19所示，第一定序器36a在各种动作时始终为有效状态。另一方面，第二定序器36b在单平面读出动作、多个平面中同步的多平面读出动作、及写入动作、删除动作时保持闲置状态，在多个平面中非同步地执行的多平面读出动作中成为有效状态。

如以上所述，本实施方式的半导体存储装置10中，将第二定序器36b在第一定序器36a执行各种动作的期间设为闲置状态，将在执行非同步的多平面读出动作的情况下设为有效状态。由此，本实施方式的存储器系统1能够抑制不执行非同步的多平面读出动作的情况下的消耗电力。

另外，本实施方式的半导体存储装置10中，例如构成为使第一定序器36a能够执行读出动作、写入动作、删除动作等，且构成为使第二定序器36b能够执行读出动作、且不能够执行写入动作及删除动作。

如此，通过限定第二定序器36b能够执行的动作，能够使第二定序器36b的电路面积小于第一定序器36a的电路面积。由此，本实施方式的存储器系统1能够抑制半导体存储装置10整体的电路面积，从而能够削减制造成本。

此外，在所述说明中，以执行非同步的多平面读出动作的情况为例进行了说明，但并不限定于此。例如，也可在第一定序器36a执行写入动作或删除动作的期间，第二定序器36b执行读出动作。也就是说，半导体存储装置10能够根据第二定序器36b能够执行的动作，来在多个平面间执行非同步的各种动作。

另外，本实施方式的半导体存储装置10通过使用多工器40来使多个定序器分别控制多个平面的情况成为可能。由此，半导体存储装置10能够在平面间共有较多的电路，所以能够抑制电路面积，从而能够削减制造成本。

另外，所述构成中的存储器系统1由于能够使在多平面读出动作中输入多个平面中相同的数据电平的页面地址的限制消失，所以能够使控制器20的控制简便。由此，本实施方式的存储器系统1由于能够提高多平面动作时的性能，所以能够使读出速度高速化。

[2]第二实施方式

其次，对第二实施方式的半导体存储装置10及存储器系统1进行说明。第二实施方式是在所述第一实施方式中所说明的半导体存储装置10中，将读出动作所使用的定序器36针对每个平面固定。以下，对与第一实施方式不同的方面进行说明。

[2－1]半导体存储装置10的构成

首先，使用图20对半导体存储装置10的构成进行说明。图20表示定序器模块36及cg驱动器模块39的构成。本实施方式的半导体存储装置10相对于第一实施方式中所说明的图4，定序器模块36中所包含的多工器40的数量不同。具体来说，如图20所示，定序器模块36成为相对于图4所示的构成将多工器40a除外的构成。

另外，在本实施方式中，第一定序器36a不经由多工器40而执行相对于平面＜0＞的读出动作、写入动作、删除动作等，不经由多工器40b而执行相对于平面＜1＞的写入动作、删除动作等。另一方面，第二定序器36b经由多工器40b而执行相对于平面＜1＞的读出动作，不执行相对于平面＜0＞的读出动作。其他构成由于与第一实施方式相同，所以省略说明。

[2－2]动作

[2－2－1]单平面读出动作

其次，使用图21对半导体存储装置10中的单平面读出动作进行说明。图21为定序器36a及36b分别对平面＜0＞及平面＜1＞在时间上依次执行读出动作的指令顺序的一例。图21相对于第一实施方式中使用图5所说明的指令顺序，发行激活指令"xxh"的时机及与第一定序器36a及第二定序器36b对应的就绪/忙碌信号rb的波形不同。

具体来说，如图21所示，控制器20在读出动作的开头发行激活指令"xxh"。由此，第二定序器36b从闲置状态过渡至有效状态。

而且，控制器20将指令"00h"、指定平面＜0＞的地址信息add、及指令"30h"依次发送至半导体存储装置10。如果在寄存器35a中储存有指令"30h"，那么第一定序器36a对平面＜0＞开始读出动作，第一定序器36a从就绪状态成为忙碌状态。图示的tread1表示执行该读出动作的期间，在该期间中第一定序器36a维持忙碌状态。图22表示该期间中的定序器36及cg驱动器模块39的动作图像。如图22所示，第一定序器36a不经由多工器40而对电压产生电路38、cg驱动器模块39、及平面＜0＞进行控制，执行读出动作。另一方面，第二定序器36b以有效状态待机。

当读出动作结束时，如图21所示第一定序器36a从忙碌状态成为就绪状态。于是，传感放大器模块12a将从平面＜0＞读出的数据dout发送至控制器20。

其次，控制器20将指令"00h"、指定平面＜1＞的地址信息add、及指令"30h"依次发送至半导体存储装置10。如果在寄存器35b中储存有指令"30h"，那么第二定序器36b对平面＜1＞开始读出动作，第二定序器36b从就绪状态成为忙碌状态。图示的tread2表示执行该读出动作的期间，在该期间中第二定序器36b维持忙碌状态。图23表示该期间中的定序器模块36及cg驱动器模块39的动作图像。如图23所示，定序器模块36对控制信号s2进行控制并将第二定序器36b的控制信号输出至多工器40b。而且，第二定序器36b经由多工器40b而对电压产生电路38、cg驱动器模块39、及平面＜1＞进行控制，执行读出动作。

当读出动作结束时，如图21所示第二定序器36b从忙碌状态成为就绪状态。于是，传感放大器模块12b将从平面＜1＞读出的数据dout发送至控制器20。

如以上所述，本实施方式的半导体存储装置10在相对于平面＜0＞的读出动作中使用第一定序器36a，在相对于平面＜1＞的读出动作中使用第二定序器36b。也就是说，本实施方式的半导体存储装置10在单平面的读出动作中，分配针对每个平面所使用的定序器。此外，第二定序器36b在读出动作的期间设为有效状态，当读出动作结束时过渡至闲置状态。

[2－2－2]多平面读出动作(非同步)

其次，使用图24对半导体存储装置10中的非同步的多平面读出动作进行说明。图24为定序器36a及36b分别对平面＜0＞及平面＜1＞非同步地执行读出动作的指令顺序的一例。图24相对于第一实施方式中使用图14所说明的指令顺序，指示读出动作的平面的顺序及与各定序器对应的就绪/忙碌信号rb的波形不同。在本例中，首先开始相对于平面＜1＞的读出，在该读出的期间中开始相对于平面＜0＞的读出。

具体来说，如图24所示，控制器20发行指令"xxh"并发送至半导体存储装置10。由此，第二定序器36b从闲置状态过渡至有效状态。而且，控制器20将指令"00h"、指定平面＜1＞的地址信息add、及指令"30h"依次发送至半导体存储装置10。如果在寄存器35a中储存有指令"30h"，那么第二定序器36b对平面＜1＞开始读出动作，第二定序器36b从就绪状态成为忙碌状态。图示的tread1表示第二定序器36b对平面＜1＞执行读出动作的期间，在该期间中，第二定序器36b维持忙碌状态。

而且，在第二定序器36b执行相对于平面＜1＞的读出动作的期间，控制器20发送指示相对于平面＜0＞的读出动作的指令及地址信息。具体来说，控制器20将指令"00h"、指定平面＜0＞的地址信息add、指令"30h"依次发送至半导体存储装置10。此处，指令"00h"及"30h"经由输入输出电路31而储存在第二指令寄存器35b中，地址信息add经由输入输出电路31而储存在第二地址寄存器34b中。

如果在寄存器35b中储存有指令"30h"，那么第一定序器36a对平面＜0＞开始读出动作，第一定序器36a从就绪状态成为忙碌状态。图示的tread2表示第一定序器36a对平面＜0＞执行读出动作的期间，在该期间中，第一定序器36a维持忙碌状态。如图所示，本例中的半导体存储装置10具有第一定序器36a及第二定序器36b均为忙碌状态的期间。图25表示该期间中的定序器模块36及cg驱动器模块39的动作图像。

如图25所示，定序器模块36对控制信号s2进行控制并将第二定序器36b的控制信号输出至多工器40b。而且，第一定序器36a直接控制平面＜0＞并执行读出动作，第二定序器36b经由多工器40b而控制电压产生电路38及平面＜1＞并执行读出动作。另外，在本例中，如图所示，cg驱动器41a及41b对平面＜0＞供给读出电压，cg驱动器41c及41d对平面＜1＞供给读出电压。

当由定序器36a及36b而进行的读出动作结束时，传感放大器模块12a及12b按照读出动作结束的顺序，将已读出的数据dout发送至控制器20。此外，在本实施方式中，第二定序器36b在半导体存储装置10执行读出动作的期间中维持有效状态，当结束读出动作时过渡至闲置状态。其他的详细的动作与[1－2－3]中所说明的多平面读出动作相同。

如以上所述，在本实施方式的半导体存储装置10中，与[2－2－1]中所说明的单平面读出动作同样地，即便在执行非同步的多平面读出动作的情况下，各定序器执行读出动作的对象的平面也固定。也就是说，本实施方式的半导体存储装置10中的非同步的多平面读出如图25所示存在比第一定序器36a而第二定序器36b先成为忙碌状态的情况。

[2－2－3]其他的动作

其次，使用图26作为半导体存储装置10中的其他的动作的一例，对多平面写入动作进行说明。图26表示第一定序器36a对平面＜0＞及平面＜1＞同步执行写入动作时的定序器模块36及cg驱动器模块39的动作图像。此外，作为本例中的指令顺序，例如使用与第一实施方式中使用图15所说明的指令顺序相同的指令顺序。

如图26所示，在同步的多平面写入动作中，第一定序器36a直接控制平面＜0＞，且经由多工器40b而控制平面＜1＞，由此执行写入动作。另外，在写入动作中，第二定序器36b维持闲置状态。此外，在执行相对于一个平面的写入动作或删除动作的期间也同样地，第二定序器36b维持闲置状态。

另外，在本例中，如图所示，cg驱动器模块39对平面＜0＞及平面＜1＞供给共通的写入电压。此外，cg驱动器模块39的动作方法并不限定于此，例如，也可为cg驱动器41a及41b对平面＜0＞供给写入电压，cg驱动器41c及41d对平面＜1＞供给写入电压。其他的详细的动作与[1－2－4]中所说明的多平面写入动作相同。

如以上所述，本实施方式的半导体存储装置10中，第一定序器36a执行多平面写入动作。同样地，在执行其他的写入动作或删除动作等的情况下，也与第一实施方式同样地，不依赖于动作对象的平面而第一定序器36a执行各种动作。

[2－3]第二实施方式的效果

根据第二实施方式的半导体存储装置10，能够比第一实施方式更加抑制电路面积。以下，对本效果的详细情况进行说明。

本实施方式的半导体存储装置10与第一实施方式的半导体存储装置10相比，定序器模块36所具备的多工器40的数量较少。具体来说，在第一实施方式中，将与平面＜0＞对应的多工器40a及将第二定序器36b与平面＜0＞连接的配线省略。

也就是说，成为第一定序器36a能够控制平面＜0＞及＜1＞，另一方面，第二定序器36b能够控制平面＜1＞且不控制平面＜0＞的构成。而且，本实施方式的半导体存储装置10在读出动作中相对于第一定序器36a及第二定序器36b而分别控制平面＜0＞及＜1＞。

由此，本实施方式的半导体存储装置10与第一实施方式同样地，能够执行非同步的多平面读出动作。另外，本实施方式的半导体存储装置10由于减少了多工器40的数量，所以与第一实施方式的半导体存储装置10相比更加能够抑制电路面积。进而，本实施方式的半导体存储装置10由于多工器40的数量减少，而多工器40的信号选择条件变得简单。

此外，在本实施方式的半导体存储装置10中，第二定序器36b在执行读出动作的情况下设为有效状态，在写入动作及删除动作等除读出动作以外的动作时设为闲置状态。本实施方式的半导体存储装置10的各种动作时的第一定序器36a及第二定序器36b的动作状态例如如图27所示。

如图27所示，第二定序器36b相对于第一实施方式中所说明的图15，在单平面读出动作、多个平面同步的多平面读出动作中均成为有效状态。也就是说，本实施方式的半导体存储装置10由于在读出动作中第二定序器36b始终为有效状态，所以与第一实施方式的存储器系统1相比消耗电力的抑制效果变小。

[3]第三实施方式

其次，对第三实施方式的半导体存储装置10及存储器系统1进行说明。第三实施方式是在所述第一实施方式中所说明的半导体存储装置10中，设置与第二定序器36b对应的电压产生电路。以下，对与第一及第二实施方式不同的方面进行说明。

[3－1]半导体存储装置10的构成

首先，使用图28对半导体存储装置10的构成进行说明。图28为本实施方式的半导体存储装置10的框图，相对于第一实施方式中所说明的图4，而电压产生电路38具备与各定序器36对应的升压器的方面不同。具体来说，如图28所示，电压产生电路38包含第一升压器38a及第二升压器38b。

第一升压器38a能够产生读出动作、写入动作、及删除动作等各种动作中所使用的电压，且由第一定序器36a控制。第二升压器38b例如产生读出动作中所使用的电压，且由第二定序器36b控制。其他构成由于与第一实施方式相同，所以省略说明。

[3－2]动作

[3－2－1]单平面读出动作

其次，使用图29对半导体存储装置10中的单平面读出动作进行说明。图29表示定序器36a对平面＜0＞执行读出动作时的定序器模块36及cg驱动器模块39的动作图像。此外，作为本例中的指令顺序，例如使用与第一实施方式中使用图5所说明的指令顺序相同的指令顺序。

如图29所示，在相对于平面＜0＞的单平面的读出动作中，第一定序器36a经由多工器40a而控制平面＜0＞。而且，基于第一定序器36a的控制，而电压产生电路38的第一升压器38a产生电压，cg驱动器模块39的cg驱动器41a及41b从该电压产生读出动作所需要的各种电压并供给至平面＜0＞的行解码器13a。在该读出动作中，第二定序器36b及第二升压器38b维持闲置状态而消耗电力得到抑制。其他的详细的动作与[1－2－1]中所说明的单平面读出动作相同。

此外，在相对于平面＜1＞的单平面的读出动作中也同样地，使用第一定序器36a及第一升压器38a执行读出动作，第二定序器36b及第二升压器38b维持闲置状态。

[3－2－2]多平面读出动作(非同步)

其次，使用图30对半导体存储装置10中的非同步的多平面读出动作进行说明。图30表示定序器36a及36b分别对平面＜0＞及平面＜1＞非同步地执行读出动作时的定序器36及cg驱动器模块39的动作图像。此外，作为本例中的指令顺序，例如使用与第一实施方式中使用图10所说明的指令顺序相同的指令顺序。

如图30所示，在相对于平面＜0＞及平面＜1＞的非同步的多平面读出动作中，第一定序器36a经由多工器40a而控制平面＜0＞，第二定序器36b经由多工器40b而控制平面＜1＞。而且，基于第一定序器36a的控制而第一升压器38a产生电压，基于第二定序器36b的控制而第二升压器38b产生电压。而且，cg驱动器模块39的cg驱动器41a及41b从第一升压器38a所产生的电压选择读出动作所需要的各种电压并传输至平面＜0＞的行解码器13a。另一方面，cg驱动器模块39的cg驱动器41c及41d从第二升压器38b所产生的电压选择读出动作所需要的各种电压并传输至平面＜1＞的行解码器13a。其他的详细的动作与[1－2－3]中所说明的非同步的多平面读出动作相同。

[3－2－3]其他的动作

其次，使用图31作为半导体存储装置10中的其他的动作的一例，对同步的多平面写入动作进行说明。图31表示第一定序器36a对平面＜0＞及＜1＞同步执行写入动作时的定序器36及cg驱动器模块39的动作图像。此外，作为本例中的指令顺序，例如使用与第一实施方式中使用图15所说明的指令顺序相同的指令顺序。

如图31所示，在相对于平面＜0＞及＜1＞的多平面写入动作中，第一定序器36a经由多工器40a及40b而分别控制平面＜0＞及＜1＞。而且，基于第一定序器36a的控制而电压产生电路38的第一升压器38a产生电压，cg驱动器模块39从该电压选择写入动作所需要的各种电压并传输至平面＜0＞的行解码器13a与平面＜1＞的行解码器13b。

在该写入动作中，第二定序器36b及第二升压器38b维持闲置状态而消耗电力得到抑制。其他的详细的动作与[1－2－4]中所说明的多平面写入动作相同。

此外，作为半导体存储装置10的其他的动作以多平面写入动作为例进行了说明，但并不限定于此。例如，在第一定序器36a执行同步的多平面读出动作、单平面写入动作、及删除动作等的情况下也同样地，第二定序器36b及第二升压器38b维持闲置状态。

[3－3]第三实施方式的效果

根据第三实施方式的半导体存储装置10，与第一实施方式相比能够更加抑制消耗电力。以下，对本效果的详细情况进行说明。

本实施方式的半导体存储装置10相对于第一实施方式的半导体存储装置10，电压产生电路38具备多个升压器。具体来说，具备与第一定序器36a对应的第一升压器38a及与第二定序器36b对应的第二升压器38b。第一升压器38a及第二升压器38b能够产生各者所对应的定序器的能够执行的动作所需要的电压。

另外，半导体存储装置10在第一定序器36a使用第一升压器38a执行各种动作的期间，在第二定序器36b为闲置状态的情况下，第二升压器38b也设为闲置状态。另一方面，在执行非同步的多平面动作时，如果第二定序器36b成为有效状态，那么第二升压器38b也设为有效状态。由此，第二定序器36b能够使用第二升压器38b执行读出动作。

如以上所述，本实施方式的半导体存储装置10使与第二定序器36b对应的第二升压器38b与第二定序器36b连动而过渡至闲置状态或有效状态。由此，本实施方式的半导体存储装置10由于能够抑制电压产生电路38中不使用于动作的电路的待机电力，所以与第一实施方式相比能够更加抑制消耗电力。

此外，在本实施方式中，以第二升压器38b能够执行读出动作的构成的情况为例进行了说明，但并不限定于此。例如，在第二定序器36b能够执行写入动作或删除动作的情况下，与此对应地第二升压器38b也能够产生写入动作或删除动作所需要的电压地构成。

[4]第四实施方式

其次，对第四实施方式的半导体存储装置10及存储器系统1进行说明。第四实施方式相对于所述第一实施方式中所说明的半导体存储装置10，追加1个平面。以下，对与第一～第三实施方式不同的方面进行说明。

[4－1]半导体存储装置10的构成

首先，使用图32对半导体存储装置10的构成进行说明。图32是本实施方式的半导体存储装置10的框图，相对于第一实施方式中所说明的图4追加1个平面的方面不同。具体来说，如图32所示，半导体存储装置10进而具备平面＜2＞。另外，与此对应地定序器模块36进而具备与平面＜2＞对应的多工器40c。

多工器40c基于控制信号s3，来输出从多个输入信号选择的1个信号。对多工器40c的输入端子输入第一定序器36a及第二定序器36b的控制信号。而且，多工器40c将定序器36a及36b中任一者的控制信号输出至电压产生电路38、cg驱动器模块39、及平面＜2＞的各种电路。半导体存储装置10的其他构成由于与第一实施方式相同，所以省略说明。

[4－2]存储器系统1的动作

其次，使用图33作为半导体存储装置10的动作的一例，对非同步地执行单平面读出动作与多平面读出动作的情况下的一例进行说明。图33为在第一定序器36a对平面＜0＞执行单平面读出动作的期间，第二定序器36b对平面＜1＞及平面＜2＞开始同步的多平面读出动作的指令顺序的一例。图33表示半导体存储装置10发送接收的输入输出信号i/o。

如图33所示，首先，控制器20将指令"00h"、指定平面＜0＞的地址信息add、及指令"30h"依次发送至半导体存储装置10。如果在寄存器35a中储存有指令"30h"，那么第一定序器36a对平面＜0＞开始读出动作。

在第一定序器36a执行读出动作的期间，控制器20为了对其他平面执行读出动作，而发行激活指令"xxh"，并发送至半导体存储装置10。由此，第二定序器36b从闲置状态过渡至有效状态。此外，发行激活指令"xxh"的时机并不限定于此，只要比想要对第二定序器36b执行读出动作的时机靠前即可。

其次，控制器20对半导体存储装置10指示在平面＜1＞及＜2＞中同步的读出动作。具体来说，控制器20将指令"00h"、指定平面＜1＞的地址信息add、及指令"32h"依次发送至半导体存储装置10。如果接收这些指令及地址信息的半导体存储装置10能够再次受理指令，那么接着控制器20将指令"00h"、指定平面＜2＞的地址信息add、及指令"30h"依次发送至半导体存储装置10。

如果在寄存器35b中储存有指令"30h"，那么第二定序器36b开始基于包含相对于平面＜1＞的指示与指令"32h"的指令集、及包含相对于平面＜2＞的指示与指令"30h"的指令集的多平面读出动作。

图34表示以上所说明的执行由第一定序器36a及第二定序器36b而进行的读出动作时的定序器模块36及cg驱动器模块39的动作图像。如图34所示，定序器模块36对控制信号s1进行控制并将第一定序器36a的控制信号输出至多工器40a，对控制信号s2及s3进行控制并将第二定序器36b的控制信号输出至多工器40b及40c。由此，半导体存储装置10能够执行由第一定序器36a而进行的相对于平面＜0＞的单平面读出动作、及由第二定序器36b而进行的平面＜1＞及＜2＞中同步的多平面读出动作。另外，在本例中，如图所示，cg驱动器41a及41b对平面＜0＞供给写入电压，cg驱动器41c及41d对平面＜1＞及＜2＞供给读出电压。

当由各定序器而进行的读出动作结束时，半导体存储装置10按照所执行的读出动作结束的顺序，将读出数据dout发送至控制器20。在本例中，按照平面＜0＞、平面＜1＞、及平面＜2＞的顺序输出读出数据dout。

如以上所述，在半导体存储装置10具备3个平面的情况下，通过使用第一定序器36a及第二定序器36b，能够非同步地执行2个动作。

此外，在以上的说明中，以非同步地执行单平面读出动作与多平面读出动作的组合的情况为例进行了说明，但并不限定于此。例如，也可在第一定序器36a执行相对于2个平面的多平面动作的期间，第二定序器36b执行相对于剩余的平面的单平面读出动作。另外，也可为定序器36a及36b分别非同步地执行单平面读出动作，也可为在第一定序器36a执行单平面写入动作的期间第二定序器36b执行单平面读出动作。如此，本实施方式的半导体存储装置10的动作利用第一定序器36a与第二定序器36b能够执行的动作，能够考虑较多的变化。

[4－3]第四实施方式的效果

根据第四实施方式的半导体存储装置10，在具备3个以上的平面的半导体存储装置10中也能够获得与第一实施方式相同的效果。以下，对本效果的详细情况进行说明。

本实施方式的半导体存储装置10相对于第一实施方式的半导体存储装置10，追加平面＜2＞。而且，本实施方式的半导体存储装置10中，与平面＜2＞对应地定序器模块36具备多工器40c。由此，本实施方式的半导体存储装置10能够相对于第一定序器36a不执行各种动作的平面，使用第二定序器36b执行读出动作。

如以上所述，本实施方式的半导体存储装置10通过与半导体存储装置10所具备的平面的数量对应地设置多工器40，能够执行与第一实施方式相同的动作。也就是说，本实施方式的半导体存储装置10能够获得与第一实施方式相同的效果。

[5]第五实施方式

其次，对第五实施方式的半导体存储装置10及存储器系统1进行说明。第五实施方式是对所述第四实施方式中所说明的半导体存储装置10追加1个定序器，使定序器的数量与平面的数量相等。以下，对与第一～第四实施方式不同的方面进行说明。

[5－1]半导体存储装置10的构成

首先，使用图35对半导体存储装置10的构成进行说明。图35是本实施方式的半导体存储装置10的框图，对第四实施方式中所说明的图32追加1个第二定序器的方面不同。具体来说，如图35所示，定序器模块36进而具备第三定序器36c。另外，与此对应，cg驱动器模块39进而具备cg驱动器41e及41f。

第三定序器36c例如能够执行读出动作，且连接在多工器40a、40b、及40c的输入端子。而且，第三定序器36c经由多工器40a、40b、及40c而分别控制平面＜0＞、＜1＞、及＜2＞。此外，在本实施方式中，半导体存储装置10具备与第三定序器36c对应的状态寄存器、地址寄存器、指令寄存器(均未图示)。

cg驱动器41e及41f的构成与其他cg驱动器41相同。cg驱动器模块39通过具备cg驱动器41e及41f，能够将比所述第一～第四实施方式中的cg驱动器模块39更多的种类的电压传输至行解码器13。半导体存储装置10的其他构成与第四实施方式相同，所以省略说明。

[5－2]存储器系统1的动作

其次，使用图36对作为半导体存储装置10的动作的一例的对于3个平面的非同步的多平面读出动作进行说明。图36为定序器36a、36b、36c分别对平面＜0＞、平面＜1＞、及平面＜2＞非同步地执行读出动作的指令顺序的一例。图36表示半导体存储装置10发送接收的输入输出信号i/o。在本例中，首先，开始相对于平面＜0＞的读出，在该读出的期间中开始相对于平面＜1＞的读出。而且，以在执行相对于平面＜0＞及＜1＞的读出动作的期间，开始相对于平面＜2＞的读出动作的情况为例进行说明。

如图36所示，首先，控制器20将指令"00h"、指定平面＜0＞的地址信息add、及指令"30h"依次发送至半导体存储装置10。如果在寄存器35a中储存有指令"30h"，那么第一定序器36a对平面＜0＞开始读出动作。

其次，控制器20为了在第一定序器36a执行读出动作的期间执行相对于其他平面的读出动作，而发行第一激活指令"xxh"，并发送至半导体存储装置10。由此，第二定序器36b从闲置状态过渡至有效状态。

其次，控制器20将指令"00h"、指定平面＜1＞的地址信息add、及指令"30h"依次发送至半导体存储装置10。如果在寄存器35b中储存有指令"30h"，那么第二定序器36b对平面＜1＞开始读出动作。

其次，控制器20为了在第一定序器36a及第二定序器36b执行读出动作的期间执行相对于其他平面的读出动作，而发行第二激活指令"zzh"，并发送至半导体存储装置10。指令"zzh"为用以使闲置状态的第三定序器36c为有效状态的指令。由此，第三定序器36c从闲置状态过渡至有效状态。

其次，控制器20将指令"00h"、指定平面＜2＞的地址信息add、及指令"30h"依次发送至半导体存储装置10。该指令"00h"及"30h"储存在与第三定序器36c对应的指令寄存器中，地址信息add储存在与第三定序器36c对应的地址寄存器中。如果在与第三定序器36c对应的指令寄存器中储存有指令"30h"，那么第二定序器36b对平面＜2＞开始读出动作。

图37表示以上所说明的利用定序器36a、36b、及36c执行读出动作时的定序器模块36及cg驱动器模块39的动作图像。如图37所示，定序器模块36通过对控制信号s1、s2、及s3进行控制，来将第一定序器36a的控制信号输出至多工器40a，将第二定序器36b的控制信号输出至多工器40b，将第三定序器36c的控制信号输出至多工器40c。

由此，半导体存储装置10能够平行地执行利用第一定序器36a的对平面＜0＞的读出动作、利用第二定序器36b的对平面＜1＞的读出动作、及利用第三定序器36c的对平面＜2＞的读出动作。

另外，在本例中，如图所示，cg驱动器41a及41b对平面＜0＞供给写入电压，cg驱动器41c及41d对平面＜1＞供给读出电压，cg驱动器41e及41f对平面＜2＞供给读出电压。

当利用各定序器的读出动作结束时，半导体存储装置10按照所执行的读出动作结束的顺序，将读出数据dout发送至控制器20。在本例中，按照平面＜0＞、平面＜1＞、及平面＜2＞的顺序将读出数据dout输出。

如以上所述，在半导体存储装置10具备3个平面的情况下，通过使用第一定序器36a、第二定序器36b、及第三定序器36c，能够非同步地执行3个动作。

此外，以上所说明的动作只不过为一例，可基于定序器36a、36b、及36c执行各动作的对象的平面，来变更定序器模块36输出至各多工器40的控制信号。

[5－3]第五实施方式的效果

根据第五实施方式的半导体存储装置10，在具备3个以上的平面的半导体存储装置10中能够提高动作速度。以下，对本效果的详细情况进行说明。

本实施方式的半导体存储装置10相对于第四实施方式的半导体存储装置10追加第三定序器36c。而且，第三定序器36c经由多工器40a、40b、及40c而分别控制平面＜0＞、＜1＞及＜2＞。由此，本实施方式的半导体存储装置10能够对3个平面非同步地执行读出动作。

具体来说，半导体存储装置10在第一定序器36a为忙碌状态的情况下，使用第二定序器36b执行读出动作。进而，半导体存储装置10在第一定序器36a及第二定序器36b为忙碌状态的情况下，使用第三定序器36c执行读出动作。

如此，本实施方式的半导体存储装置10通过使半导体存储装置10所具备的平面的数量与定序器的数量一致，能够在3个平面中执行非同步的多平面动作。由此，本实施方式的存储器系统1与第一实施方式同样地能够提高动作速度。

另外，在本实施方式的存储器系统1中，半导体存储装置10在第一定序器36a及第二定序器36b执行各种动作的期间，使第三定序器36c为闲置状态。而且，闲置状态的第三定序器36c在需要3个平面的非同步的多平面读出动作的情况下被激活。

具体来说，如果半导体存储装置10从控制器20接收到激活指令，那么使第三定序器36c从闲置状态过渡至有效状态。此处所使用的激活指令与使第二定序器36b激活的激活指令不同。当第二定序器36b成为有效状态时，半导体存储装置10能够执行3个平面的非同步的多平面读出动作。

如以上所述，本实施方式的半导体存储装置10使第三定序器36c在第一定序器36a及第二定序器36b执行各种动作的期间为闲置状态，且在执行3个平面的非同步的多平面读出动作的情况下为有效状态。由此，本实施方式的存储器系统1与第一实施方式同样地能够抑制消耗电力。

此外，在本实施方式中，以半导体存储装置10所具备的平面的数量为3个的情况为例进行了说明，但并不限定于此。例如，半导体存储装置10也可具备4个以上的平面。即便在此种情况下，只要定序器模块36具备与平面的数量对应的数量的定序器，那么能够在多个平面执行非同步的多平面读出动作。

另外，在本实施方式中，以使第三定序器36c激活的激活指令与使第二定序器36b激活的激活指令不同的情况为例进行了说明，但并不限定于此。例如，也可接收使第二定序器36b激活的激活指令，使定序器36b及36c同时激活。

[6]第六实施方式

其次，对第六实施方式的半导体存储装置10及存储器系统1进行说明。第六实施方式为使所述第一实施方式中所说明的半导体存储装置10输出至控制器20的就绪/忙碌信号为1个。以下，对与第一～第五实施方式不同的方面进行说明。

[6－1]半导体存储装置10的构成

首先，使用图38对半导体存储装置10的构成进行说明。图38是本实施方式的半导体存储装置10的框图，且相对于第一实施方式中所说明的图2而就绪/忙碌控制电路的构成不同。具体来说，如图38所示，就绪/忙碌控制电路37输出表示半导体存储装置10整体的动作状态的就绪/忙碌信号rb。

就绪/忙碌控制电路37在第一定序器36a及第二定序器36b中至少1个为就绪状态的情况下，将就绪/忙碌信号rb设为"h"电平。另一方面，就绪/忙碌控制电路37在第一定序器36a及第二定序器36b两者均为忙碌状态的情况下，使就绪/忙碌信号rb为"l"电平。半导体存储装置10的其他构成由于与第一实施方式相同，所以省略说明。

此外，在以下的说明中，将表示半导体存储装置10整体的动作状态的就绪/忙碌信号rb为"h"及"l"电平分别称为半导体存储装置10为就绪状态及忙碌。

[6－2]存储器系统1的动作

其次，使用图39作为存储器系统1的动作的一例，对非同步的多平面读出动作进行说明。图39为定序器36a及36b分别对平面＜0＞及平面＜1＞执行非同步的多平面读出动作的指令顺序的一例。图39表示半导体存储装置10发送接收的输入输出信号i/o、表示半导体存储装置10整体的动作状态的就绪/忙碌信号rb、以及第一定序器36a及第二定序器36b的就绪/忙碌信号rb。此外，图示的第一定序器36a及第二定序器36b的就绪/忙碌信号rb为半导体存储装置10的内部信号，不输出至控制器20。

如图39所示，首先，控制器20发送指示相对于平面＜0＞的读出动作的指令及地址信息。具体来说，控制器20将指令"00h"、指定平面＜0＞的地址信息add、及指令"30h"依次发送至半导体存储装置10。

当在寄存器35a中储存有指令"30h"时，第一定序器36a对平面＜0＞开始读出动作，第一定序器36a从就绪状态成为忙碌状态。此时，半导体存储装置10维持就绪状态。

在第一定序器36a执行相对于平面＜0＞的读出动作的期间，控制器20发行激活指令"xxh"，并发送至半导体存储装置10。当在寄存器35b中储存有指令"xxh"时，闲置状态的第二定序器36b被激活而成为有效状态。

而且，控制器20发送指示相对于平面＜1＞的读出动作的指令及地址信息。具体来说，将指令"00h"、指定平面＜1＞的地址信息add、指令"30h"依次发送至半导体存储装置10。当在寄存器35b中储存有指令"30h"时，第二定序器36b对平面＜1＞开始读出动作，第二定序器36b从就绪状态成为忙碌状态。此处，半导体存储装置10从就绪状态过渡至忙碌状态。

当相对于平面＜0＞的读出动作结束时，第一定序器36a从忙碌状态成为就绪状态，响应于此而半导体存储装置10从忙碌状态成为就绪状态。而且，控制器20响应半导体存储装置10成为就绪状态，而发行状态读出指令"yyh"，并发送至半导体存储装置10。指令"yyh"为用以获知半导体存储装置10中所包含的定序器的动作状态的指令。如果半导体存储装置10接收到指令"yyh"，那么，例如将如图40所示的半导体存储装置10的状态信息sts发送至控制器20。图40表示半导体存储装置10响应于指令"yyh"而输出的输入输出信号i/o0～i/o7的一例。

如图40所示，例如，对输入输出信号i/o0分配第一定序器36a的动作状态，对输入输出信号i/o1分配第二定序器36b的动作状态。而且，该输入输出信号i/o例如在定序器执行某些动作的过程中(忙碌状态)的情况下设为"0"，在待机状态(就绪状态)的情况下设为"1"。此外，在本例中，剩余的输入输出信号i/o2～i/o7未使用，不分配信息。

如此，通过对输入输出信号i/o分配定序器36a及36b的动作状态的信息，而控制器20能够获知哪个平面的动作结束。在本例中，第一定序器36a执行读出动作的平面＜0＞先结束读出动作。因此，控制器20能够利用开始的指令"yyh"的状态读出，而获知第一定序器36a成为就绪状态，第二定序器36b成为忙碌状态。

而且，基于该半导体存储装置10的状态信息，而控制器20发行数据传输指令与相对于平面＜0＞的地址信息(未图示)，并发送至半导体存储装置10。于是，半导体存储装置10将保持在平面＜0＞中的读出数据dout输出至控制器20。

当平面＜0＞的数据传输结束时，控制器20无法从就绪/忙碌信号rb获知半导体存储装置10的动作状态。因此，控制器20通过以固定的间隔发行状态读出指令"yyh"，而确认半导体存储装置10的动作状态。

此处，在控制器20无法确认平面＜1＞的读出动作结束的情况下，再次发行状态读出指令"yyh"，并发送至半导体存储装置10。另一方面，在控制器20能够确认平面＜0＞的读出动作结束的情况下，控制器20发行数据传输指令与相对于平面＜1＞的地址信息(未图示)，并发送至半导体存储装置10。于是，半导体存储装置10将保持在平面＜1＞中的读出数据dout输出至控制器20。

此外，在以上的说明中，以对平面＜0＞及＜1＞执行非同步的多平面读出动作的情况为例进行了说明，但并不限定于此。例如，即便在第一定序器36a执行写入动作，第二定序器36b执行读出动作的情况下，也能够通过相同的方法执行非同步的多平面动作。

[6－3]第六实施方式的效果

根据第六实施方式的半导体存储装置10，能够抑制半导体存储装置10的芯片面积。以下，对本效果的详细情况进行说明。

本实施方式的半导体存储装置10相对于第一实施方式的半导体存储装置10，使就绪/忙碌控制电路37所输出的就绪/忙碌信号rb为1个，并减少在半导体存储装置10及控制器20之间交换信号的引脚的数量。

具体来说，就绪/忙碌控制电路37在第一定序器36a及第二定序器36b中至少一者为就绪状态的情况下将半导体存储装置10设为就绪状态，在第一定序器36a及第二定序器36b的两者为忙碌状态的情况下将半导体存储装置10设为忙碌状态。而且，在控制器20在多平面动作时侦测一个平面的动作结束的情况下，对半导体存储装置10执行状态读出。由此，控制器20能够获知半导体存储装置10的状态，所以能够对适当的平面进行已读出的数据的输出或接下来的动作的指示。

如以上所述，本实施方式的半导体存储装置10即便在使就绪/忙碌信号rb为1个的情况下，也能够执行非同步的多平面读出动作等。如此，本实施方式的半导体存储装置10与第一实施方式相比由于能够减少引脚数量，所以能够抑制芯片面积。

[7]第七实施方式

其次，对第七实施方式的半导体存储装置10及存储器系统1进行说明。第七实施方式是在所述第六实施方式中所说明的半导体存储装置10中，执行高速缓冲存储器读出动作。以下，对与第一～第六实施方式不同的方面进行说明。

[7－1]存储器系统1的动作

首先，对半导体存储装置10的高速缓冲存储器读出动作进行说明。高速缓冲存储器读出动作为在对某平面执行读出动作之后接收高速缓冲存储器读出指令的情况下，不输入地址信息而执行相对于接下来的页面的读出动作。图41表示在执行非同步的多平面读出动作时，利用高速缓冲存储器读出动作的情况下的指令顺序的一例，且表示半导体存储装置10发送接收的输入输出信号i/o。

如图41所示，首先，控制器20利用与第一实施方式中使用图14所说明的指令顺序相同的指令顺序，对半导体存储装置10执行非同步的多平面读出动作。而且，半导体存储装置10将利用该多平面读出动作从平面＜0＞及＜1＞读出的数据分别输出至控制器20(未图示)。

接着，控制器20继续发行指令"z0h"与高速缓冲存储器读出指令"31h"，并发送至半导体存储装置10。指令"z0h"为指示平面的切换的指令，在本例中为指定平面＜0＞。指令"31h"为指示高速缓冲存储器读出动作的指令，接收该指令的半导体存储装置10对在已指定的平面中之前执行读出动作的页面地址，执行相对于接下来的页面地址的读出动作。

接收这些指令的半导体存储装置10对平面＜0＞执行相对于接下来的页面地址的读出动作。而且，当该读出动作结束时，像第六实施方式中所说明的一样，在执行状态读出确认读出动作结束之后，输出所对应的平面的读出数据。在本例中，在执行指令"yyh"的状态读出之后，将平面＜0＞的读出数据dout传输至控制器20。

其次，控制器20继续发行指令"z1h"与高速缓冲存储器读出指令"31h"，并发送至半导体存储装置10。指令"z1h"为指示平面的切换的指令，在本例中为指定平面＜1＞。

接收这些指令的半导体存储装置10对平面＜1＞执行相对于接下来的页面地址的读出动作。而且，当该读出动作结束时，像第六实施方式中所说明的一样，在执行状态读出确认读出动作结束之后，输出所对应的平面的读出数据。在本例中，在执行指令"yyh"的状态读出之后，将平面＜1＞的读出数据dout传输至控制器20。

利用如以上的指令顺序，而高速缓冲存储器读出动作进展。此外，在以上的说明中，以执行高速缓冲存储器读出动作的顺序与输出利用该高速缓冲存储器读出动作读出的数据的顺序连续的情况为例进行了说明，但并不限定于此。例如，也可在输出一个平面的读出数据之后进行相对于该平面的高速缓冲存储器读出指令。在该情况下，存在对各平面指示高速缓冲存储器读出动作的时机与输出各平面的数据的时机与图41不同的情况。

另外，在结束相对于各平面的高速缓冲存储器读出动作的情况下，对相对于最后指定的页面的高速缓冲存储器读出动作的指示使用不同的指令。具体来说，如图41所示，在高速缓冲存储器读出动作的最后，代替指令"31h"使用指令"3fh"。指令"3fh"为表示高速缓冲存储器读出动作的最后的指令。半导体存储装置10基于指令"3fh"，来与指令"31h"的情况下同样地，执行接下来的页面数据的读出，如果输出数据那么结束相对于该平面的读出动作。

如以上所述，本实施方式的半导体存储装置10通过使用指令"z0h"及"z1h"一面每次切换选择平面一面动作，能够在非同步的多平面读出动作中应用高速缓冲存储器读出动作。

[7－2]第七实施方式的效果

第七实施方式为在第六实施方式的半导体存储装置10中应用高速缓冲存储器读出动作。如此，半导体存储装置10即便在执行非同步的多平面读出动作的情况下也能够执行高速缓冲存储器读出动作。由此，本实施方式的存储器系统1由于能够简化指令顺序，所以与第六实施方式相比能够提高动作速度。

[8]第八实施方式

其次，对第八实施方式的半导体存储装置10及存储器系统1进行说明。第八实施方式为在所述第一实施方式中所说明的存储器系统1中，设置与第二定序器对应的逻辑控制电路、输入输出电路、及就绪/忙碌控制电路。以下，对与第一～第七实施方式不同的方面进行说明。

[8－1]存储器系统1的构成

首先，使用图42对存储器系统1的构成进行说明。图42是本实施方式的存储器系统1的框图。如图42所示，半导体存储装置10在周边电路14中，包含与第一定序器36a对应的区域15a、及与第二定序器36b对应的区域15b。

在区域15a及15b中分别设置着逻辑控制电路30、输入输出电路31、寄存器32、定序器36、及就绪/忙碌控制电路37。在区域15a中设置着第一定序器36a，在区域15b中设置着第二定序器36b。区域15中的各种电路的连接关系与第一实施方式中所说明的图2相同。另外，第一定序器36a及第二定序器36b与电压产生电路38、cg驱动器模块39、及各平面的连接关系与第一实施方式中所说明的图4相同。

另外，如图42所示，控制器20与半导体存储装置10交换与第一定序器36a对应的信号、及与第二定序器36b对应的信号。具体来说，与第一定序器36a及第二定序器36b对应的信号分别包含输入输出信号i/o、各种控制信号、就绪/忙碌信号rb。其他构成由于与第一实施方式相同，所以省略说明。

[8－2]存储器系统1的动作

其次，使用图43对半导体存储装置10中的非同步的多平面读出动作进行说明。图43为定序器36a及36b分别对平面＜0＞及平面＜1＞非同步地执行读出动作的指令顺序的一例。图43表示与第一定序器36a对应的输入输出信号i/o及就绪/忙碌信号rb、与第二定序器36b对应的输入输出信号i/o及就绪/忙碌信号rb。

如图43所示，控制器20首先使用与第一定序器36a对应的输入输出电路31等，执行相对于平面＜0＞的读出动作。该指令顺序与在第一实施方式中所说明的图10中指示平面＜0＞的读出动作的指令顺序相同。

另外，控制器20在指示使用第一定序器36a的读出动作的期间，使用与第二定序器36b对应的输入输出电路31等，执行相对于平面＜1＞的读出动作。该指令顺序与在第一实施方式中所说明的图10中指示平面＜1＞的读出动作的指令顺序相同。在该指令顺序的开头中包含着激活指令"xxh"，基于该指令"xxh"而第二定序器36b被激活。

而且，由第一定序器36a及第二定序器36b的控制读出的数据分别经由与第一定序器36a及第二定序器36b对应的输入输出电路31而输出至控制器20。

如以上所述，在本实施方式的存储器系统1中，控制器20在执行非同步的多平面读出动作的情况下，能够将与第一定序器36a对应的指令顺序及与第二定序器36b对应的指令顺序平行地发送至半导体存储装置10。另外，半导体存储装置10能够将利用该非同步的多平面读出动作而读出的数据利用与第一定序器36a及第二定序器36b对应的输入输出电路31平行地输出至控制器20。

[8－3]第八实施方式的效果

根据第八实施方式的存储器系统1，能够使动作速度高速化。以下，对本效果的详细情况进行说明。

本实施方式的半导体存储装置10相对于第一实施方式的半导体存储装置10，成为控制器20能够平行地控制第一定序器36a及第二定序器36b的构成。具体来说，半导体存储装置10分别具备与第一定序器36a及第二定序器36b对应的逻辑控制电路30或输入输出电路31等电路。

由此，控制器20能够对半导体存储装置10所具备的多个平面非同步地执行各种动作。进而，半导体存储装置10由于具备与第一定序器36a及第二定序器36b分别对应的输入输出电路31，所以能够平行地执行非同步的各种动作时的输入输出信号i/o的交换。

如以上所述，本实施方式的存储器系统1中，发送接收在半导体存储装置10及控制器20之间交换的输入输出信号i/o的效率提高。也就是说，本实施方式的存储器系统1与第一实施方式相比能够提高动作速度。

此外，本实施方式的半导体存储装置10也可像第二实施方式一样将定序器36a及36b分别执行读出动作的平面固定。在该情况下，与第二定序器36b对应的输入输出电路31只要连接在与第二定序器36b对应的平面＜1＞即可。

[9]第九实施方式

其次，对第九实施方式的半导体存储装置10及存储器系统1进行说明。第九实施方式为在积层存储单元的构造的半导体存储装置中，非同步地执行具有减少读出错误的效果的更新动作的情况下的一例。以下，对与第一～第八实施方式不同的方面进行说明。

[9－1]构成

首先，对存储器系统1的构成进行说明。本实施方式的存储器系统1的构成相对于第一实施方式中使用图1～图4所说明的存储器系统1的构成，而存储单元阵列11的电路构成不同。以下，对本实施方式的存储单元阵列11的电路构成与用以实现本电路构成的存储单元阵列11的截面构造的一例依次进行说明。

[9－1－1]存储单元阵列11的电路构成

首先，使用图44对存储单元阵列11的电路构成进行说明。图44表示积层存储单元的构造的半导体存储装置10中的存储单元阵列11的电路图。图44所示的电路构成相对于第一实施方式中所说明的图3而区块blk内的构成不同。

区块blk例如具备4个串单元su。串单元su的各者具备m个nand串ns。该nand串ns的个数与位线bl的根数对应。

串单元su0～su3内的选择晶体管st1的栅极分别与选择栅极线sgd0～sgd3共通连接。相同区块内的选择晶体管st2的栅极与选择栅极线sgs共通连接。同样地，相同区块内的存储单元晶体管mt0～mt7的控制栅极分别与字线wl0～wl7共通连接。

另外，在存储单元阵列11内处于相同列的nand串ns的选择晶体管st1的漏极与位线bl共通连接。也就是说，位线bl将在多个区块blk间处于相同列的nand串ns共通连接。进而，多个选择晶体管st2的源极与源极线sl共通连接。其他的电路构成与第一实施方式中所说明的图3相同。

[9－1－2]存储单元阵列11的截面构造

其次，使用图45对存储单元阵列11的截面构造进行说明。图45表示存储单元阵列11的截面与分别相互正交的x轴、y轴、及z轴。此外，在图45中省略了层间绝缘膜的图示。

如图45所示，半导体存储装置10具备p型井区域50、配线层51～56、多个半导体支柱mh、及多个接触插塞li。

p型井区域50形成在半导体衬底的表面内。在p型井区域50的上方，依次积层着配线层51～53。该配线层51～53分别作为选择栅极线sgs、字线wl、及选择栅极线sgd而发挥功能。也就是说，配线层51～53的层数分别与选择栅极线sgs、字线wl、及选择栅极线sgd的根数对应。

此外，与选择栅极线sgs及sgd分别对应的配线层51及53如图45所示也可设置多个。另外，配线层51～53设置为沿着x方向与y方向扩展的板状。

多个半导体支柱mh以从配线层53的上表面到达p型井区域50的上表面的方式形成。也就是说，半导体支柱mh以沿着z方向通过配线层51～53的方式设置。在这些半导体支柱mh的侧面依次形成着阻挡绝缘膜57、绝缘膜(电荷蓄积层)58、及隧道氧化膜59。另外，在半导体支柱mh中，在比隧道氧化膜59靠内侧，埋入着包含导电性的材料的半导体材料60。

在配线层53及半导体支柱mh的上方，形成着与位线bl对应的配线层54。位线bl与所对应的半导体支柱mh连接。此外，在位线bl与所对应的半导体支柱mh之间，也可形成包含导电性的材料的接触插塞。

在配线层53及54之间，形成着与源极线sl及井线cpwell分别对应的配线层55及56。源极线sl经由接触插塞li而与形成在井区域50的表面内的n⁺杂质扩散区域61连接。井线cpwell经由接触插塞li而与形成在井区域50的表面内的p⁺杂质扩散区域62连接。此外，接触插塞li设置为沿着x方向与z方向而扩展的板状。

在以上的构成中，1个半导体支柱mh与1个nand串ns对应。具体来说，选择栅极线sgd及sgs与半导体支柱mh的交点分别与选择晶体管st1及st2对应。同样地，字线wl与半导体支柱mh的交点与存储单元晶体管mt对应。

另外，以上的构成在x方向排列多个。例如，1个串单元su由排列在x方向的多个nand串ns的集合而构成。在相同的区块blk内设置多个串单元su的情况下，与选择栅极线sgd对应的配线层53在串单元su间分离。

此外，最下层的配线层51及隧道氧化膜59设置至n⁺型杂质扩散区域61的附近为止。由此，如果选择晶体管st2成为接通状态，那么在nand串ns及n⁺型杂质扩散区域61间形成电流路径。

[9－2]动作

[9－2－1]关于更新动作

其次，使用图46对存储器系统1中的更新动作的详细情况进行说明。图46表示在存储器系统1中，插入在各种动作间的更新动作的流程图。

如图46所示，控制器20在执行写入动作、读出动作、或删除动作之前，执行步骤s10的确认动作。具体来说，在步骤s10中，控制器20确认在从此开始执行动作的区块blk中，从上次的更新动作是否经过特定的时间。该特定的时间能够设定为任意的数值，控制器20例如以区块blk单位管理该时间。

在步骤s10中，在动作的执行对象的区块经过特定的时间的情况下(步骤s10，是)，控制器20对半导体存储装置10指示更新动作的执行(步骤s11)。该更新动作中的指令顺序及波形如图47所示。图47表示半导体存储装置10发送接收的输入输出信号i/o、就绪/忙碌信号rb、及字线wl的波形。

如图47所示，首先，控制器20发行更新指令"xyh"并发送至半导体存储装置10。指令"xyh"为对半导体存储装置10指示更新动作的指令。其次，控制器20将指令"00h"、地址信息add、及指令"30h"依次发送至半导体存储装置10。如此，指示更新动作的指令集例如使用对与读出动作相同的指令集追加指示更新动作的前缀指令的指令集。如果指令"30h"储存在指令寄存器35中，那么定序器36开始更新动作，从就绪状态成为忙碌状态。

更新动作前的字线wl的电压为vss。电压vss为半导体存储装置10的接地电压。如果更新动作开始，那么行解码器13对已选择的区块blk中的所有字线wl施加电压vref。电压vref为更新动作中所使用的更新电压，例如使用与读出动作中的各种读出电压相同的电压。而且，行解码器13在施加电压vref特定的时间之后，使字线wl的电压下降至vss。于是，定序器36结束更新动作，从忙碌状态成为就绪状态。

此外，在更新动作中施加更新电压的时间能够设定为任意的时间，也可设定为针对每个区块blk而不同的时间。另外，更新电压也可使用针对每个区块blk而不同的电压，也可与通常的读出动作等相比使位线bl或字线wl等的稳定时间变短。

在执行步骤s11中的更新动作之后，或在步骤s10中动作的执行对象的区块未经过特定的时间的情况下(步骤s10，否)，定序器36对半导体存储装置10指示各种动作的执行(步骤s12)，半导体存储装置10执行写入动作、读出动作、或删除动作。

此外，以上所说明的更新动作也可在各种动作间定期地执行。作为执行更新动作的方法，考虑如图48所示的方法。图48表示作为一例具备8个区块blk(blk0～blk7)的平面＜0＞及＜1＞。

如图48的平面＜0＞所示，更新动作也可从区块blk0到区块blk7为止依次执行。在该情况下，如果区块blk7的更新动作完成，那么再次从区块blk0执行更新动作。如此，相对于各区块blk的更新动作到1次循环为止的时间例如设定为与图46的步骤s10中所说明的特定的时间相同的时间。

另外，如图48的平面＜1＞所示，更新动作也能够对多个区块blk同时地执行。在本例中，表示了选择区块blk0～blk3的情况，但选择区块blk也可不连续，另外，所选择的区块blk的个数能够设定为任意的数量。

[9－2－2]存储器系统1的动作

其次，使用图49作为存储器系统1的动作的一例，对非同步地执行单平面读出动作与更新动作的情况进行说明。图49为在第一定序器36a对平面＜0＞执行单平面读出动作的期间，第二定序器36b执行相对于平面＜1＞的更新动作的情况下的一例。图49表示半导体存储装置10发送接收的输入输出信号i/o、以及与第一定序器36a及第二定序器36b分别对应的就绪/忙碌信号rb。

如图49所示，首先，控制器20发送指示相对于平面＜0＞的读出动作的指令及地址信息。具体来说，控制器20将指令"00h"、指定平面＜0＞的地址信息add、及指令"30h"依次发送至半导体存储装置10。

如果在寄存器35a中储存有指令"30h"，那么第一定序器36a对平面＜0＞开始读出动作，第一定序器36a从就绪状态成为忙碌状态。图示的tread表示第一定序器36a对平面＜0＞执行读出动作的期间，在该期间中，第一定序器36a维持忙碌状态。

而且，在第一定序器36a执行相对于平面＜0＞的读出动作的期间，控制器20发行激活指令"xxh"，并发送至半导体存储装置10。已发送的指令"xxh"经由输入输出电路31而储存在例如第二指令寄存器35b中。

如果在寄存器35b中储存有指令"xxh"，那么闲置状态的第二定序器36b被激活，成为有效状态。而且，控制器20发送指示相对于平面＜1＞的更新动作的指令及地址信息。具体来说，仅仅指令"xxh"、指令"xyh"、指定平面＜1＞的地址信息add、指令"30h"依次发送至半导体存储装置10。此处，指令"xyh"、"00h"、及"30h"经由输入输出电路31而储存在第二指令寄存器35b中，地址信息add经由输入输出电路31而储存在第二地址寄存器34b中。

如果在寄存器35b中储存有指令"30h"，那么第二定序器36b对平面＜1＞开始更新动作，第二定序器36b从就绪状态成为忙碌状态。图示的tref表示第二定序器36b对平面＜1＞执行更新动作的期间，在该期间中，第二定序器36b维持忙碌状态。如图所示，本例中的半导体存储装置10具有第一定序器36a及第二定序器36b均为忙碌状态的期间。图50表示该期间中的定序器模块36及cg驱动器模块39的动作图像。

如图50所示，定序器模块36对控制信号s1进行控制并将第一定序器36a的控制信号输出至多工器40a，对控制信号s2进行控制并将第二定序器36b的控制信号输出至多工器40b。由此，在第一定序器36a对平面＜0＞执行读出动作的期间，第二定序器36b能够对平面＜1＞开始更新动作。

在本例中，如图所示，cg驱动器41a及41b对平面＜0＞供给读出电压，cg驱动器41c及41d对平面＜1＞供给更新电压。其他的详细的动作与[1－2－1]中所说明的单平面读出动作相同。

当相对于平面＜0＞的读出动作结束时，第一定序器36a从忙碌状态成为就绪状态。于是，传感放大器模块12a将从平面＜0＞读出的数据dout发送至控制器20。

另外，当相对于平面＜1＞的更新动作结束时，第二定序器36b从忙碌状态成为就绪状态，进而过渡至闲置状态。如此，半导体存储装置10通过使用第二定序器36b，能够在非同步的多平面动作中执行更新动作。

[9－3]第九实施方式的效果

根据第九实施方式的半导体存储装置10，能够提高读出数据的可靠性。以下，对本效果的详细情况进行说明。

在半导体存储装置中，构成nand串ns的存储单元晶体管mt的信道例如如图45所示共有导电性的半导体材料60。在此种构成的半导体存储装置10中，产生例如如图51所示的现象。图51为各种动作时的字线wl及nand串ns的信道的波形图。在图51所示的一例中，在第一次的读出动作(第一读出动作)与第二次的读出动作(第二读出动作)之间，存在半导体存储装置10的待机期间。此外，在图51所示的第一及第二读出动作中，表示读出电压阶跃1次的情况下的波形作为一例。

如图51所示，首先，在第一读出动作中，行解码器13对已选择的区块blk的选择字线wl施加读出电压。而且，当第一读出动作结束时，行解码器13使选择字线wl的电压下降。另外，由于在非动作时向位线bl及源极线sl的电压的施加停止，所以nand串ns的信道成为浮动状态。

如果选择字线wl的电压成为存储单元晶体管mt的阈值电压以下，那么存储单元晶体管mt成为关闭状态。然后，行解码器13接着使选择字线wl的电压下降，使选择字线wl的电压为vss。此时，利用选择字线wl与nand串ns的信道之间的耦合，而nand串ns的信道的电位下降为负。然后，如果将字线wl设为非选择而成为浮动状态，那么nand串ns的信道的电位返回至vss。于是，该区块blk中的字线wl的电压利用字线wl与nand串ns的信道之间的耦合而上升。在图51中将该现象表示为"creepup"。

有时由于该creepup，而在该区块blk的存储单元晶体管mt中在栅极-信道间产生电位差，存储单元的阈值电压稍微变动。具体来说，在产生creepup的情况下，在较低的阈值电压的存储单元中，电子由电荷蓄积层捕获而阈值电压上升。另一方面，在较高的阈值电压的存储单元中，电子从电荷蓄积层向字线wl侧移动而阈值电压下降。

由于creepup而上升的字线wl的电压由于来自字线wl的接合的泄漏而返回至vss。如果不产生存储单元晶体管mt的栅极-信道间的电位差之后经过一段时间，那么已上升的存储单元的阈值电压返回至原来。也就是说，存储单元的阈值电压根据执行读出动作之后经过的时间而变化。有时由于该影响，而在存储单元的阈值电压变动的期间中的读出结果与存储单元的阈值电压返回至原来的状态的情况下的读出结果中读出结果不同。

因此，在本实施方式的存储器系统1中，执行更新动作。该更新动作定期地插入在执行各种动作的期间，例如将与由于creepup而产生的字线wl的电压上升相同的程度的电压相对于对象区块blk的所有字线wl施加特定的期间。执行此种更新动作的区块blk成为与产生creepup的情况相同的状态，在该区块blk中的存储单元中，产生与creepup相同的阈值电压的变动。也就是说，通过定期地执行更新动作，能够使存储单元的阈值电压以仅变动大致固定的值的状态稳定。

由此，本实施方式的半导体存储装置10能够固定地保持开始读出动作时的存储单元的阈值电压的状态。因此，本实施方式的半导体存储装置10能够抑制读出结果的变化，从而能够提高读出数据的可靠性。

另外，本实施方式的存储器系统1与第一实施方式同样地，能够执行非同步的多平面动作。例如，在第一定序器36a对一个平面执行读出动作的期间，第二定序器36b能够开始相对于另一个平面的更新动作。同样地，在第一定序器36a对一个平面执行更新动作的期间，第二定序器36b能够对另一个平面执行各种动作。另外，也能够在多个平面间非同步地执行更新动作。也就是说，本实施方式的半导体存储装置10由于能够在任意的时机执行更新动作，所以能够使动作高速化。

此外，在以上所说明的更新动作中，以对执行更新动作的区块blk的所有字线wl施加特定的电压的情况为例进行了说明，但并不限定于此。例如，也可包含在更新动作中不施加电压的字线wl。

另外，本实施方式中所说明的更新动作也能够在第二～第八实施方式中所说明的存储器系统1中执行。另外，第二～第八实施方式的半导体存储装置10也可与本实施方式同样地为积层存储单元的构造。

[10]变化例等

所述实施方式的半导体存储装置＜1，图1＞具备分别包含存储单元阵列的第一及第二平面、与第一及第二控制电路＜36a及36b，图4＞。第一及第二控制电路能够分别对第一及第二平面执行读出动作。另外，第一及第二控制电路包含能够执行读出动作的有效状态、与禁止读出动作的执行的闲置状态。在第一控制电路为有效状态且第二控制电路为闲置状态时，在接收第一指令集＜00h-add-30h，图10＞的情况下，第一控制电路执行相对于第一平面的第一读出动作。在接收第二指令集＜00h-add-30h，图10＞的情况下，第一控制电路执行相对于第二平面的第二读出动作。在接收第一指令＜xxh，图10＞且依次接收第一及第二指令集的情况下，第二控制电路从闲置状态过渡至有效状态，在第一控制电路执行第一读出动作的期间开始第二读出动作。

由此，能够提供能够使动作高速化的半导体存储装置。

此外，在所述实施方式中，以将半导体存储装置10响应由第一定序器36a而进行的读出动作结束而读出的数据输出至控制器20的情况为例进行了说明，但并不限定于此。例如，首先，控制器20根据半导体存储装置10的就绪/忙碌信号侦测读出动作的结束。而且，也可通过控制器20发行数据传输指令并发送至半导体存储装置10，而将读出数据dout从半导体存储装置10传输至控制器20。

具体来说，首先，控制器20发行数据输出指令"05h"，并发送至半导体存储装置10。指令"05h"为指示半导体存储装置10将由包含在各平面的传感放大器模块中的高速缓冲存储器保持的数据输出至控制器20的指令。其次，控制器20将与传输数据的平面对应的地址信息发送至半导体存储装置10。接着，控制器20发行指令"e0h"并发送至半导体存储装置10。指令"e0h"为用以基于之前发送的地址信息，使半导体存储装置10开始向控制器20的数据的输出的指令。根据此种指令顺序，半导体存储装置10能够对控制器20指示数据的传输。

另外，在所述实施方式中，以定序器模块36的动作状态(就绪状态或忙碌状态)为基准进行了说明，但并不限定于此。例如，半导体存储装置10输出至控制器20的就绪/忙碌信号rb也可并非基于定序器36a及36b的动作状态，而基于平面＜0＞及＜1＞的传感放大器模块12中所包含的高速缓冲存储器电路的动作状态。在该情况下，控制器20能够通过各平面的传感放大器模块12中所包含的高速缓冲存储器电路为就绪状态或忙碌状态，来间接地获知定序器模块36的动作状态。

另外，在第五实施方式中，对使半导体存储装置10所具备的平面的数量与定序器模块36所具备的定序器的数量一致的情况进行了说明，但并不限定于此。例如，在半导体存储装置10具备4个以上的平面的情况下，也可设置数量少于平面的数量的定序器。即便在此种情况下，也能够仅以定序器的个数执行非同步的动作。

另外，在第六及第七实施方式中，以控制器20通过执行状态读出来获知半导体存储装置10的动作状态的情况为例进行了说明，但并不限定于此。例如，在相对于多个平面的非同步的读出动作的情况下，控制器20把握相对于各平面的读出动作的时间。因此，控制器20能够在各平面中预测读出动作结束的顺序。因此，控制器20也可代替发行状态读出指令"yyh"，而发行指定平面的指令"z0h"或"z1h"。由此，控制器20能够不执行状态读出，而进行在所期望的平面中读出的数据的输出与接下来的高速缓冲存储器读出动作的指示。

此外，在所述实施方式中，以使用激活指令"xxh"使第二定序器36b激活的情况为例进行了说明，但并不限定于此。例如，也可通过被称为setfeature(设置特性)的设定变更动作，而使第二定序器36b过渡至有效状态或闲置状态。控制器20对半导体存储装置10指示setfeature的指令顺序例如如图52所示。

如图52所示，首先，控制器20发行例如setfeature指令"efh"，并发送至半导体存储装置10。指令"efh"为相对于半导体存储装置10命令参数的变更指令。其次，控制器20发行地址信息add，并发送至半导体存储装置10。该地址信息add为指定与想要变更的参数对应的地址的信息。其次，控制器20遍及多个周期而将设定数据din输出至半导体存储装置10。此处，已输出的数据din为相当于变更的参数的数据。如果半导体存储装置10接收这些指令等，那么开始setfeature，变更半导体存储装置10的动作模式。在本例中，通过setfeature，而将第二定序器36b从闲置状态过渡至有效状态，或从有效状态过渡至闲置状态。图示的tset表示进行该setfeature的期间，在该期间中，半导体存储装置10成为忙碌状态。也就是说，在利用setfeature等来变更半导体存储装置10的动作模式的情况下，半导体存储装置10暂时成为忙碌状态。

此外，通过setfeature来使第二定序器36b激活的情况下的第二定序器36b结束读出动作之后的状态也可自动地过渡至闲置状态，也可再次使用setfeature来过渡至闲置状态。

此外，在所述实施方式中，以在相对于多个平面的多平面读出动作时，从各平面读出的对象的存储单元均以mlc方式保持数据的情况为例进行了说明，但并不限定于此。例如，在相对于2个平面的多平面读出动作中，即便在一个平面以slc方式、另一个平面以mlc方式存储的情况下，也可应用所述实施方式。

另外，在所述说明的指令顺序中，使地址信息为1个周期的信息进行了说明，但并不限定于此。例如，也可将地址信息遍及5个周期而发送，包含分别不同的地址信息(例如，平面信息、区块地址ba、页面地址pa等)。

另外，在所述实施方式中，在读出以mlc方式或slc方式存储的数据时，也可在包含与各平面对应的读出指令的指令顺序的开头附加指定读出的页面的电平的指令。例如，在读出以slc方式写入的数据的情况下附加slc指令，在读出以tlc方式写入的数据的情况下也可附加如指令"01h"、"02h"、及"03h"的指定读出的页面的电平的指令。

此外，第九实施方式中所说明的更新动作也可在半导体存储装置10的内部自动地执行。在该情况下，在半导体存储装置10中设置定时器，基于该定时器来执行更新动作。另外，半导体存储装置10在更新动作中从外部具有指令的输入的情况下，也可将基于该已输入的指令的动作优先执行。在该情况下，半导体存储装置10在结束基于从外部输入的指令的动作之后，也可再次开始更新动作。

另外，在第九实施方式中，在半导体存储装置10中设置着定时器的情况下，也可对某区块blk执行读出动作，其次由定时器测定到执行相对于该区块blk的读出动作为止的时间。在该情况下，半导体存储装置10也可基于定时器测定出的时间，修正该区块blk中的读出动作中所使用的读出电压。

进而，在第九实施方式中，存在由编程与编程验证的重复而进行的编程序列由中断指令的插入而中断的情况。在此种情况下，如果在中断之后经过一段时间之后编程序列再次开始，那么有时在再次开始后写入的阈值分布从在中断指令输入前写入的阈值分布偏离。此种写入之后的数据滞留(短时间数据滞留)与浮动栅极型的存储单元相比，monos(metal-oxide-nitride-oxide-silicon，金属氧化物氮化硅)型构造的存储单元劣化。

相对于此，通过使用如图53所示的方法，能够抑制短时间数据滞留的影响。图53表示中断编程序列的情况下的动作的一例。如图53所示，如果本例中的编程序列接收中断指令，那么在验证读出动作后中断。如果编程序列中断，那么就绪忙碌信号rb从"l"电平成为"h"电平，半导体存储装置10成为就绪状态。而且，设置在半导体存储装置10的定时器(计数器)测定成为该就绪状态的时间。也就是说，利用设置在芯片内部的定时器，测定编程序列中断的时间。

如果编程序列再次开始，那么就绪忙碌信号rb从"h"电平成为"l"电平，半导体存储装置10成为忙碌状态。而且，定序器36基于该定时器测定出的时间，修正该区块blk中的验证读出动作中所使用的验证读出电压。由此，半导体存储装置10在暂时中断后的编程序列中，能够使用适当的验证读出电压，所以能够抑制最终形成的阈值分布的偏移。

另外，在所述说明中所谓"连接"表示电连接，不仅包含直接连接的情况，而且也包含经由任意的元件而连接的情况。

此外，存储单元在半导体衬底的上方三维地积层的构成并不限定于以上所说明的构成。关于此种构成，例如记载在称为"三维积层非易失性半导体存储器"的2009年3月19日申请的美国专利申请案12/407,403号中。另外，记载在称为"三维积层非易失性半导体存储器"的2009年3月18日申请的美国专利申请案12/406,524号、称为"非易失性半导体存储装置及其制造方法"的2010年3月25日申请的美国专利申请案12/679,991号、称为"半导体存储器及其制造方法"的2009年3月23日申请的美国专利申请案12/532,030号中。这些专利申请案的整体在本申请案说明书中通过参照来引用。

另外，在所述实施方式中，区块blk也可不成为数据的删除单位。例如，其他的删除动作记载在称为"非易失性半导体存储装置"的2011年9月18日申请的美国专利申请案13/235,389号、称为"非易失性半导体存储装置"的2010年1月27日申请的美国专利申请案12/694,690号中。这些专利申请案的整体在本申请案说明书中通过参照来引用。

此外，在所述各实施方式中，

(1)在读出动作中，在"a"电平的读出动作对所选择的字线施加的电压例如为0～0.55v之间。并不限定于此，也可为0.1～0.24v、0.21～0.31v、0.31～0.4v、0.4～0.5v、0.5～0.55v的任一者之间。

在"b"电平的读出动作对所选择的字线施加的电压例如为1.5～2.3v之间。并不限定于此，也可为1.65～1.8v、1.8～1.95v、1.95～2.1v、2.1～2.3v的任一者之间。

在"c"电平的读出动作对所选择的字线施加的电压例如为3.0v～4.0v之间。并不限定于此，也可为3.0～3.2v、3.2～3.4v、3.4～3.5v、3.5～3.6v、3.6～4.0v的任一者之间。

作为读出动作的时间(tread)，例如也可为25～38μs、38～70μs、70～80μs之间。

(2)写入动作如上所述包含编程动作及验证动作。在写入动作中，在编程动作时对所选择的字线最初施加的电压例如为13.7～14.3v之间。并不限定于此，例如也可为13.7～14.0v、14.0～14.6v的任一者之间。

也可改变写入第奇数个字线时的对已选择的字线最初施加的电压、及写入第偶数个字线时的对已选择的字线最初施加的电压。

在将编程动作设为ispp方式(incrementalsteppulseprogram，增量步进脉冲编程)时，作为阶跃(stepup)的电压，例如可列举0.5v左右。

作为施加至非选择的字线的电压，例如也可为6.0～7.3v之间。并不限定于该情况，例如也可为7.3～8.4v之间，也可为6.0v以下。

也可通过非选择的字线为第奇数个字线还是为第偶数个字线来改变所施加的通过电压。

作为写入动作的时间(tprog)，例如也可为1700～7800μs、1800～1900μs、1900～2000μs之间。

(3)在删除动作中，对形成在半导体衬底上部且所述存储单元配置在上方的井最初施加的电压例如为12.0～13.6v之间。并不限定于该情况，例如也可为13.6～14.8v、14.8～19.0v、19.0～19.8v、19.8～21.0v之间。

作为删除动作的时间(terase)，例如也可为3000～4000μs、4000～5000μs、4000～9000μs之间。

(4)存储单元的构造具有在半导体衬底(硅衬底)上介隔膜厚为4～10nm的穿隧绝缘膜而配置的电荷蓄积层。该电荷蓄积层能够设为膜厚为2～3nm的sin或sion等绝缘膜与膜厚为3～8nm的聚硅的积层构造。另外，也可对聚硅添加ru等金属。在电荷蓄积层之上具有绝缘膜。该绝缘膜例如具有由膜厚为3～10nm的下层high-k膜与膜厚为3～10nm的上层high-k膜夹持的膜厚为4～10nm的氧化硅膜。high-k膜可列举hfo等。另外，氧化硅膜的膜厚能够设为比high-k膜的膜厚更厚。在绝缘膜上介隔膜厚为3～10nm的材料而形成着膜厚为30～70nm的控制电极。此处，材料为tao等金属氧化膜、tan等金属氮化膜。控制电极能够使用w等。

另外，能够在存储单元间形成气隙。

对本发明几个实施方式进行了说明，但这些实施方式是作为例而提出的，并不意图限定发明的范围。这些新颖的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明与其均等的范围中。

[符号的说明]

1存储器系统

10半导体存储装置

11存储单元阵列

12传感放大器模块

13行解码器

20存储器控制器

21处理器

22内置存储器

23ecc电路

24nand接口电路

25缓冲存储器

26主机接口电路

30逻辑控制电路

31输入输出电路

32寄存器

36定序器模块

37就绪/忙碌控制电路

39cg驱动器模块

40多工器

41cg驱动器