存储器设备的制作方法

[相关申请]

本申请享有以日本专利申请2016-181534号(申请日：2016年9月16日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

本实施方式涉及一种存储器设备。

背景技术：

已知有三维地排列有存储单元的nand(notand，与非)型闪速存储器。

技术实现要素：

实施方式提供一种能够提升动作特性的存储器设备。

实施方式的存储器设备包含：第一存储器，包含设置在半导体层上方的第一半导体部上的第一存储单元、设置在所述半导体层与所述第一半导体部之间的第二半导体部上的第二存储单元、在所述第一存储单元上方设置在所述第一半导体部上的第一选择晶体管、在所述第二存储单元下方设置在所述第二半导体部上的第二选择晶体管、以及在所述第一与第二半导体部的交界区域设置在所述第一或第二半导体部上的第三选择晶体管；第二存储器，包含设置在所述半导体层上方的第三半导体部上的第三存储单元、设置在所述半导体层与所述第三半导体部之间的第四半导体部上的第四存储单元、在所述第三存储单元上方设置在所述第三半导体部上的第四选择晶体管、在所述第四存储单元下方设置在所述第四半导体部上的第五选择晶体管、及在所述第三与第四半导体部的交界区域设置在所述第三或第四半导体部上的第六选择晶体管；第一字线，连接于所述第一及第三存储单元；第二字线，连接于所述第二及第四存储单元；第一选择栅极线，连接于所述第一选择晶体管；第二选择栅极线，连接于所述第二选择晶体管；第三选择栅极线，连接于所述第三选择晶体管；第四选择栅极线，连接于所述第四选择晶体管；第五选择栅极线，连接于所述第五选择晶体管；及第六选择栅极线，连接于所述第六选择晶体管；在与所述第一存储单元的阈值电压相关的第一判定动作时，在所述第一判定动作的第一期间，对所述第一、第二、第三及第四选择栅极线施加用于使所述第一至第六选择晶体管接通的第一电压，对所述第五及第六选择栅极线施加用于使所述第一至第六选择晶体管断开的第二电压，在所述第一期间后的第二期间，对所述第四、第五及第六选择栅极线施加所述第二电压，对所述第一字线施加第一判定电压，判定所述第一存储单元的阈值电压。

附图说明

图1是表示包含实施方式的存储器设备的存储器系统的框图。

图2是表示实施方式的存储器设备的内部构成的一例的框图。

图3是表示实施方式的存储器设备的存储单元阵列的一例的电路图。

图4是表示实施方式的存储器设备的行控制电路的一例的电路图。

图5是表示实施方式的存储器设备的存储单元阵列的构造例的鸟瞰图。

图6是表示实施方式的存储器设备的存储单元阵列的构造例的俯视图。

图7是表示实施方式的存储器设备的存储单元阵列的构造例的剖视图。

图8是表示实施方式的存储器设备的存储单元阵列的构造例的剖视图。

图9是表示存储单元的阈值电压与数据的关系的图。

图10a是用来说明实施方式的存储器设备的示意图。

图10b是用来说明实施方式的存储器设备的示意图。

图11是用来说明实施方式的存储器设备的动作例的流程图。

图12是表示第一实施方式的存储器设备的动作例的时序图。

图13是表示第一实施方式的存储器设备的动作例的时序图。

图14是表示第一实施方式的存储器设备的动作例的时序图。

图15是表示第一实施方式的存储器设备的动作例的时序图。

图16是表示第一实施方式的存储器设备的动作例的时序图。

图17是表示第二实施方式的存储器设备的动作例的时序图。

图18是表示第二实施方式的存储器设备的动作例的时序图。

图19是表示第三实施方式的存储器设备的动作例的时序图。

图20是表示第四实施方式的存储器设备的动作例的时序图。

图21是表示第五实施方式的存储器设备的动作例的时序图。

图22是表示第五实施方式的存储器设备的动作例的时序图。

图23是表示第六实施方式的存储器设备的动作例的时序图。

图24是表示第六实施方式的存储器设备的动作例的时序图。

图25是表示第七实施方式的存储器设备的动作例的时序图。

图26是表示第八实施方式的存储器设备的动作例的时序图。

图27是表示第九实施方式的存储器设备的动作例的时序图。

图28是表示第九实施方式的存储器设备的动作例的时序图。

图29是表示第十实施方式的存储器设备的动作例的时序图。

图30是表示第十实施方式的存储器设备的动作例的时序图。

图31是表示实施方式的存储器设备的变化例的图。

图32(a)、(b)是表示实施方式的存储器设备的变化例的图。

图33是表示实施方式的存储器设备的变化例的图。

图34(a)～(f)是表示实施方式的存储器设备的变化例的图。

具体实施方式

以下，一边参照附图，一边对本实施方式详细地进行说明。在以下的说明中，对具有相同的功能及构成的要素标注相同符号。

另外，在以下的各实施方式中，标注有末尾带有用来进行区别的数字/英文的参照符号(例如字线wl或位线bl、各种电压及信号等)的构成要素在可不相互区别的情况下，使用省略末尾的数字/英文的记载(参照符号)。

[实施方式]

(1)第一实施方式

参照图1至图16，对实施方式的存储器设备进行说明。

(a)构成

利用图1至图9，对实施方式的存储器设备的构成例进行说明。

图1是表示包含本实施方式的存储器设备的存储器系统的图。

如图1所示，包含本实施方式的存储器设备的存储器系统9包含存储设备500、及主机设备600。

主机设备600例如通过连接器、电缆、无线通信、或因特网等结合于存储设备500。主机设备600要求存储设备500进行数据的写入、数据的读出、及数据的删除。

存储设备500包含存储器控制器5、及存储器设备(半导体存储器)1。

存储器控制器5使存储器设备1执行与主机设备600的要求对应的动作。

存储器控制器5例如包含处理器(cpu(centralprocessingunit，中央处理器))、内置存储器(例如dram(dynamicrandomaccessmemory，动态随机存取存储器))、缓冲存储器(例如sram(staticrandomaccessmemory，静态随机存取存储器))及ecc(errorcorrectioncode，错误校正码)电路等。处理器控制存储器控制器5整体的动作。内置存储器暂时保存程序(软件/固件)及存储设备/存储器设备的管理信息(管理表)。缓冲存储器暂时保存在存储器设备1与主机设备600之间收发的数据。ecc电路检测从存储器设备1读出的数据内的错误，并对检测出的错误进行校正。

存储器设备1存储数据。存储器设备1基于来自存储器控制器5的命令(主机设备600的要求)，执行数据的写入、数据的读出及数据的删除。

存储器设备1例如为nand型闪速存储器。包含闪速存储器1的存储设备500(或存储器系统9)例如为存储卡(例如，sd(securedigital，安全数字)^tm卡、emmc(embeddedmultimediacard，嵌入式多媒体卡)^tm)、usb(universalserialbus，通用串行总线)存储器、或固态驱动器(ssd，solidstatedrive)等。

在nand型闪速存储器1与存储器控制器5之间收发各种信号。例如，作为闪速存储器1与存储器控制器5之间的基于nand接口规格的控制信号，使用芯片使能信号cen、指令锁存使能信号cle、地址锁存使能信号ale、写入使能信号wen、读出使能信号ren及写入保护信号wpn等。

信号cen是用来使闪速存储器1成为使能的信号。信号cle及信号ale的各信号是通知i/o线(input/output，输入/输出)io(io1～io8)上的信号为指令及地址信号的信号。

信号wen及信号ren的各信号例如是指示经由8条i/o线io的信号的输入及输出的信号。信号wpn例如是用来在电源的接通及断开时将闪速存储器1设定为保护状态的信号。

就绪/忙碌信号rbn基于闪速存储器1的动作状态而产生，并发送到存储器控制器5。信号rbn是向存储器控制器5通知闪速存储器1为就绪状态(受理来自存储器控制器5的命令的状态)还是忙碌状态(不受理来自存储器控制器5的命令的状态)的信号。例如，信号rbn在闪速存储器1为数据读出等动作中设为“l”电平(忙碌状态)，当这些动作完成时设为“h”电平(就绪状态)。

图2是用来说明本实施方式的存储器设备(例如nand型闪速存储器)的内部构成的框图。

如图2所示，nand型闪速存储器1包含存储单元阵列11、行控制电路12、传感放大器电路13、数据保存电路14、源极线驱动器15、阱驱动器16、输入输出电路17、电压产生电路18、定序器19等。

存储单元阵列11包含多个区块bk(bk0、bk1、bk2、…)。区块bk包含多个串单元su(su0、su1、su2、…)。串单元su包含多个nand串(存储单元串)111。nand串111包含多个存储单元。存储单元阵列11的内部构成将在下文进行叙述。

行控制电路12控制存储单元阵列11的行(例如字线)。

行控制电路12包含多个地址解码器120、多个开关电路121、及驱动器129。1个地址解码器120与1个区块bk对应。1个开关电路与1个区块bk对应。地址解码器120将来自存储器控制器5的地址解码。开关电路121基于地址解码器120的解码结果，将与地址对应的区块bk激活，并使其他区块bk失效。驱动器129经由开关电路121将与区块bk的激活/失效对应的电压供给至各区块bk。

传感放大器电路13在读出数据时，对输出至存储单元阵列11内的位线的信号(数据)进行传感及放大。例如，传感放大器电路13将位线(或连接于位线的某配线)中的电流的产生或位线的电位的变动以来自存储单元的信号的形式传感。由此，传感放大器电路13读出存储单元中所保存的数据。传感放大器电路13在写入数据时，根据应写入的数据，控制位线的电位。传感放大器电路13包含用于控制各位线中的传感及位线的传感放大器单元131。

数据保存电路(例如，页面缓冲电路)14暂时保存从存储单元阵列11输出的数据或输入至存储单元阵列11的数据(来自存储器控制器5的数据)。

源极线驱动器15控制存储单元阵列11内的源极线的电位。阱驱动器16控制存储单元阵列11内的阱区域的电位。

输入输出电路17作为来自存储器控制器5的所述各种控制信号及i/o线io1～io8上的信号的接口电路发挥功能。电压产生电路18产生用于存储单元阵列11的动作的各种电压。

定序器19控制闪速存储器1整体的动作。定序器19基于在存储器控制器5与闪速存储器1之间收发的控制信号及指令，控制闪速存储器1内部的动作。

＜存储单元阵列的电路构成＞

参照图3及图4，对本实施方式的闪速存储器中的存储单元阵列的内部构成的一例进行说明。

图3是存储单元阵列11中的1个区块的等效电路图。在nand型闪速存储器的存储单元阵列11中，区块bk为数据的删除单位。但是，对于存储单元阵列11的删除动作也可对较区块小的单位(存储区域)执行。关于闪速存储器的删除动作，参照题为“非易失性半导体存储装置及其制造方法”的在2010年3月25日提出申请的美国专利申请12/679,991号、题为“半导体存储器及其制造方法”的在2009年3月23日提出申请的美国专利申请12/532,030号中记载的构成，并引用在本实施方式中。

如图3所示的例般，在存储单元阵列11中，1个区块blk包含多个(例如2个)区域fng(fng0、fng1)。区域fng包含1个以上的串单元su。例如，1个区域fng包含2个串单元su。

nand串111包含多个存储单元(也称为存储器部或存储器元件)mc、及多个选择晶体管st1、st2。

存储单元mc(mc0、mc1、…、mc(m－2)、mc(m－1))包含控制栅极与电荷蓄积层。在nand串111内，多个存储单元mc串联连接在2个选择晶体管st1、st2间。串联连接的多个存储单元mc中，漏极侧的存储单元mc的一端(源极/漏极的一者)连接于漏极侧选择晶体管st1的一端。串联连接的多个存储单元mc中，源极侧的存储单元mc的一端连接于源极侧选择晶体管st2的一端。

多条字线wl(wl0、wl1、…、wl(m－2)、wl(m－1))分别连接于相对应的存储单元mc的栅极。“m”为2以上的自然数。例如，1条字线wl共通连接于多个串单元su内的存储单元mc。

数据写入及数据读出是对任一串单元su内的连接于任一字线wl的存储单元mc统括进行。数据写入及数据读出的单位称为页面。

多条漏极侧选择栅极线sgd(sgd0～sgd3)分别连接于相对应的串单元su的漏极侧选择晶体管st1的栅极。

多条源极侧选择栅极线sgs(sgs0、sgs1)共通连接于串单元su的源极侧选择晶体管st2的栅极。在图3的例中，在1个区块bk内设置着2条源极侧选择栅极线sgs。1条源极侧选择栅极线sgs在区域fng内的2个串单元su间共通化。在2个区域fng间，2条源极侧选择栅极线sgs相互独立。

源极线sl连接于源极侧选择晶体管st2的另一端(源极/漏极的另一者)。漏极侧选择晶体管st1的另一端连接于多条位线中的任一条位线bl(bl0、bl1、…、bl(n－1))。另外，“n”为1以上的自然数。

在本实施方式的闪速存储器中，区块bk包含多条选择栅极线sgm(sgm0、sgm1)。伴随于此，各nand串111包含1个以上的选择晶体管st3。

针对1个区域fng，设置着1条以上的选择栅极线sgm。选择栅极线sgm设置在2条字线wli、wl(i－1)间。“i”为0以上且m－1以下的自然数。

例如，在区域fng内，选择栅极线sgm在多个串单元su间共通化。在图3的例中，一选择栅极线sgm0连接于串单元su0、su1，另一选择栅极线sgm1连接于串单元su2、su3。由此，选择栅极线sgm以区域fng为单位独立地进行控制。

选择晶体管st3在nand串111内部设置在2个存储单元mc间。选择晶体管st3的一端连接于在漏极侧相邻的存储单元mc的一端。选择晶体管st3的另一端连接于在源极侧相邻的存储单元mc的一端。选择晶体管st3的栅极连接于选择栅极线sgm。

在本实施方式中，为了说明的明确化，将选择栅极线sgm称为中间选择栅极线sgm。另外，将连接于中间选择栅极线sgm的选择晶体管st3称为中间选择晶体管st3。

如图3所示，在漏极侧选择晶体管st1与中间选择晶体管st3之间设置着多个存储单元mc。在源极侧选择晶体管st2与中间选择晶体管st3之间设置着多个存储单元mc。通过中间选择晶体管st3及中间选择栅极线sgm，本实施方式的闪速存储器1能够控制漏极侧的多个存储单元与源极侧的多个存储单元之间的电连接。

也可在各串单元su内设置虚设字线。虚设字线包含设置在各选择栅极线sgd、sgs、sgm的附近的至少1条字线。本实施方式的闪速存储器可将选择栅极线sgd、sgs、sgm的邻近的字线wl、例如字线wl0、wl(i－1)、wli、wl(m－1)中的至少1条用作虚设字线。虚设字线是具有未选择为数据的写入对象的地址的字线。连接于虚设字线的存储单元不用于来自使用者的数据的保存。

存储单元阵列11内的区块bk的数量、1个区块bk内的串单元su的数量、nand串111内的存储单元mc的数量为任意。

也可在1个串单元su内设置2条以上的中间选择栅极线sgm。伴随于此，在1个nand串111内设置多个中间选择晶体管。

1条中间选择栅极线sgm也可针对多个串单元su中的每一个而独立。在该情况下，对1个串单元su设置1条中间选择栅极线sgm。

另外，源极侧选择栅极线sgs也可针对每一串单元su而独立地设置。

通过选择栅极线的电位的控制，设定区块内的选择串单元及非选择串单元。

图4是用来说明本实施方式的闪速存储器中的行控制电路的内部构成的示意性等效电路图。

如图4所示，对1个区块bk设置着1个地址解码器120及1个开关电路121。

开关电路121连接于地址解码器的选择信号线90、90z。开关电路121可基于来自地址解码器120的信号(地址的解码结果)dec、bdec控制区块bk的激活及失效。信号dec、bdec具有彼此互补的信号电平(“h”电平、“l电平”)。

开关电路121包含字线开关单元291、漏极侧选择栅极线开关单元292、源极侧选择栅极线开关单元293、及中间选择栅极线开关单元294。各开关单元291、292、293、294例如包含高耐压晶体管作为开关。

字线开关单元291包含个数与区块bk内的字线的条数相同的开关(选择开关)wsw。各开关wsw的电流路径的一端连接于1条字线wl，各开关wsw的电流路径的另一端连接于与字线wl对应的1条cg(controlgate，控制栅极)线cg。各开关wsw的控制端子(晶体管的栅极)连接于地址解码器120的选择信号线90。各开关wsw的接通及断开基于选择信号线90上的信号(区块选择信号)dec进行控制。

接通状态的开关wsw对选择区块bk内的字线wl传输与闪速存储器的动作对应的各种电压。

漏极侧选择栅极线开关单元292包含多个开关(选择开关)dsw0、dsw1、dsw2、dsw3。开关dsw0～dsw3的个数与区块内的漏极侧选择栅极线sgd的条数相同。各开关dsw0～dsw3与各漏极侧选择栅极线sgd0～sgd3一对一地对应。

开关dsw0～dsw3的一端分别连接于漏极侧选择栅极线sgd0～sgd3的各个。开关dsw0～dsw3的另一端分别连接于配线sgdi0～sgdi3的各个。

各开关dsw0～dsw1的控制端子连接于选择信号线90。开关dsw0～dsw3的接通/断开基于信号dec进行控制。

漏极侧选择栅极线开关单元292包含多个开关(非选择开关)udsw0、udsw1、udsw2、udsw3。开关udsw的个数与区块blk内的漏极侧选择栅极线sgd的条数相同。各开关udsw0～udsw3与各漏极侧选择栅极线sgd0～sgd3一对一地对应。

开关udsw0～udsw3的一端分别连接于漏极侧选择栅极线sgd0～sgd3的各个。开关udsw0～udsw3的另一端共通连接于配线usgdi。开关udsw的控制端子连接于选择信号线90z。开关udsw的接通/断开基于信号bdec进行控制。

在开关dsw根据“h”电平的信号dec接通的情况下，开关udsw根据l电平的信号而断开。在该情况下，各漏极侧选择栅极线sgd与各配线sgdi导通。接通状态的开关dsw将根据闪速存储器的动作及选择地址而施加至各配线sgdi的电压传输至选择区块内的各漏极侧选择栅极线sgd。

在开关udsw根据“h”电平的信号bdec接通的情况下，各漏极侧选择栅极线sgd与配线usgdi导通。接通状态的开关udsw将配线usgdi的电压传输至非选择区块内的漏极侧选择栅极线sgd。

源极侧选择栅极线开关单元293包含多个开关(选择开关)ssw0、ssw1。开关ssw0、ssw1的个数与区块blk内的源极侧选择栅极线sgs的条数相同。各开关ssw0、ssw1与各源极侧选择栅极线sgs0、sgs1一对一地对应。

各开关ssw0、ssw1的一端分别连接于源极侧选择栅极线sgs0、sgs1。各开关ssw0、ssw1的另一端分别连接于配线sgsi0、sgsi1。

各开关ssw0、ssw1的控制端子连接于地址解码器203的选择信号线90。开关ssw0、ssw1的接通/断开基于信号dec进行控制。

源极侧选择栅极线开关单元293包含多个开关(非选择开关)ussw0、ussw1。开关ussw0、ussw1的个数与区块bk内的源极侧选择栅极线sgs的条数(例如2条)相同。各开关ussw与各源极侧选择栅极线sgs一对一地对应。

各开关ussw0、ussw1的一端分别连接于源极侧选择栅极线sgs0、sgs1。开关ussw0、ussw1的另一端共通连接于配线usgsi。

各开关ussw的控制端子连接于选择信号线90z。开关ussw的接通/断开基于信号bdec进行控制。

在基于信号dec、bdec而开关ssw接通且开关ussw断开的情况下，接通状态的开关ssw将根据闪速存储器的动作及选择地址而施加至配线sgsi的电压传输至各源极侧选择栅极线sgs。与此相对，在开关ssw断开且开关ussw接通的情况下，接通状态的开关ussw将施加至配线usgsi的电压传输至源极侧选择栅极线sgs。

在本实施方式的闪速存储器1中，区块bk包含中间选择栅极线sgm。开关(选择开关)msw0、msw1及开关(非选择开关)umsw0、umsw1分别与中间选择栅极线sgm0、sgm1对应。

开关msw的个数及开关umsw的个数与1个区块bk内的中间选择栅极线sgm的个数对应。如图3的例所示，在1个区块bk内设置着2条中间选择栅极线sgm的情况下，开关msw的个数为2个，且开关umsw的个数为2个。

各开关msw0、msw1的一端连接于中间选择栅极线sgm0、sgm1，各开关msw0、msw1的另一端连接于配线sgmi0、sgmi1。开关msw的控制端子连接于选择信号线90。开关元件msw的接通/断开基于信号dec进行控制。

各开关umsw0、umsw1的一端连接于中间选择栅极线sgm0、sgm1，开关umsw0、umsw1的另一端连接于配线usgmi。开关umsw的栅极连接于选择信号线90z。开关msw的接通/断开基于信号bdec进行控制。

在基于信号dec、bdec而开关msw接通且开关umsw断开的情况下，接通状态的开关msw将根据闪速存储器的动作及选择地址而施加至配线sgmi的电压传输至中间选择栅极线sgm。与此相对，在开关msw断开且开关umsw接通的情况下，接通状态的开关umsw将施加至配线usgmi的电压传输至中间选择栅极线sgm。

另外，开关电路121内的开关的个数根据区块bk内的字线及选择栅极线的数量而变更。

＜构造例＞

参照图5至图7，对本实施方式的闪速存储器的构造例进行说明。

图5是示意性地表示本实施方式的闪速存储器中的存储单元阵列的构造例的鸟瞰图。在图5中，抽出图示1个区块内的2个区域fng中的1个区域fng(2个串单元su)。

如图5所示，本实施方式的闪速存储器包含三维构造的存储单元阵列10。多个存储单元mc沿相对于衬底700的表面平行的d1方向及d2方向排列，并且沿相对于衬底700的表面垂直的d3方向积层。选择栅极线sgd、sgs、sgm及字线wl沿d3方向积层。

字线wl及选择栅极线sgd、sgs、sgm包含导电层70、71、72、73。在经积层的导电层70、71、72、73间设置着绝缘层77。由此，在经积层的导电层70、71、72、73中，某导电层从下方或上方的导电层电性分离。

在经积层的选择栅极线sgd(71)、sgs(72)、sdm(73)及字线wl(30)内设置着半导体柱75。半导体柱75是沿d3方向延伸的圆柱状的半导体层。

在半导体柱75的侧面上设置着存储单元mc及选择晶体管st1、st2、st3。关于存储单元mc及选择晶体管st1、st2、st3的更具体的构造，将在下文进行叙述。

选择栅极线sgd、sgs、sgm及字线wl在存储单元阵列10的一端侧的区域199内，沿d2方向引出。将引出有选择栅极线sgd、sgs、sgm及字线wl的区域199称为引出区域(或连结区域)。引出区域199设置在存储单元阵列11的一端侧。

包含各配线wl、sgd、sgs、sgm的积层构造在引出区域199内具有阶梯状的形状。由此，在各配线wl、sgd、sgs、sgm的延伸方向(d2方向)的端部，配线的上表面露出，在各配线的上表面上确保供配置接触插塞cp的区域(以下，称为接触区域)。

源极侧选择栅极线sgs(导电层72)设置在积层构造的下部。漏极侧选择栅极线sgd(导电层71)设置在积层构造的上部内。在d3方向在漏极侧选择栅极线sgd与源极侧选择栅极线sgs之间设置着多条字线wl。

在本实施方式中，中间选择栅极线sgm在d3方向上设置在漏极侧选择栅极线sgd与源极侧选择栅极线sgs之间。在d3方向上，中间选择栅极线sgm隔于字线wl(或虚设字线)之间。

多条字线wl(导电层70)以中间选择栅极线为交界分割为2组。中间选择栅极线sgm与源极侧选择栅极线sgs之间的多条字线wl属于第一组。中间选择栅极线sgm与漏极侧选择栅极线sgd之间的多条字线wl属于第二组。

图6是示意性地表示本实施方式的闪速存储器中的存储单元阵列的构造例的俯视图。在图6中，表示引出区域199内的各配线的布局。另外，在图6中，图示区块bk内的2个区域fng0、fng1。在图6中，为了明确化，图示用于将电压施加至所选择的区块的配线(图中的虚线)cg、sgdi、sgsi、sgmi，省略用于将电压施加至非选择区块的配线的图示。

如图6所示，在源极侧选择栅极线sgs的接触区域上设置着插塞cps(cps0、cps1)。各区域fng0、fng1的源极侧选择栅极线sgs如上所述连接于互不相同的配线sgsi。

在各字线wl的接触区域上设置着插塞cpw。

在源极侧选择栅极线sgs上方，第偶数条字线wl的接触区域与第奇数条字线的接触区域沿d1方向排列。但是，d3方向上的第偶数条字线wl的接触区域的位置(距衬底700表面的高度)与d3方向上的第奇数条字线的接触区域的位置不同。

像这样，关于经积层的2条配线，2个接触区域在与d2方向交叉的d1方向上相邻，由此，d2方向上的引出区域的尺寸缩小。

关于各字线wl，即使为互不相同的区域fng的字线，地址编号相同的字线(配线电平相同的字线)wl也连接于共通的配线cg。

在中间选择栅极线sgm的接触区域内设置着插塞cpm(cpm0、cpm1)。在各区域fng0、fng1，中间选择栅极线sgm经由插塞cpm连接于互不相同的配线sgmi。

关于中间选择栅极线sgm上方的字线wl(i)～wl(m－1)，也以与中间选择栅极线sgm下方的字线wl相同的布局，在字线wl的接触区域上设置着插塞cpw。

漏极侧选择栅极线sgd设置在中间选择栅极线sgm及字线wl的上方。

漏极侧选择栅极线sgd针对每一串单元su而分离。在1个区块bk包含4个串单元su的情况下，在各区域fng内设置着2条漏极侧选择栅极线sgm。在各漏极侧选择栅极线sgd的接触区域上设置着插塞cpd。漏极侧选择栅极线sgm0～sgm3经由插塞cpd而分别连接于互不相同的配线sgmi0～sgmi3。

例如，也有在存储单元阵列内设置着虚设配线(虚设字线)的情况。虚设字线在d3方向上与选择栅极线sgd、sgs、sgm相邻。虚设字线的接触区域与字线wl的接触区域同样地进行布局。各虚设字线是以与字线wl和配线cg的连接关系相同的关系，在多个区域fng及多个串单元su连接于共通的配线cg。但是，在与中间选择栅极线sgm相邻的虚设字线，该虚设字线的电位也可以与对于中间选择栅极线sgm的电位的控制相同的方式被控制。在该情况下，虚设字线以与中间选择栅极线sgm和配线sgmi的连接关系类似的关系连接于配线。

在半导体柱75上设置着位线接点bc。位线接点bc连接于位线bl。

在d1方向相邻的2个nand串111连接于互不相同的位线bl。在该情况下，相邻的2个位线接点bc在d1-d2平面内不排列在与d1方向平行的同一直线上。在沿d1方向排列的多个nand串111，位线接点bc的位置沿d2方向交替地错开。沿倾斜方向排列的多个nand串111连接于互不相同的位线bl。

图7是用来对本实施方式的闪速存储器的存储单元阵列中的区块的整体构成进行说明的示意性剖视图。

如图7所示，在存储单元阵列10内，区块bk设置在半导体衬底(例如，si衬底或绝缘层上的半导体层)700内的p型阱区域702上。

例如，区块bk内的nand串111设置在由阱接点cpw包围的区域内。阱接点cpx设置在p型阱区域702内的p⁺型扩散层703上。源极线接点celsrc在2个区域fng间设置在p型阱区域702内的n⁺型扩散层704上。源极线接点celsrc连接于源极线sl。各接点cpx、celsrc具有在d3方向积层有2个插塞的构造。

在本实施方式的闪速存储器1中，区块bk包含多个阵列层(阵列段)110a、110b。在图7中，在各区域fng，沿d3方向积层着2个阵列层110a、110b。下方的阵列层(以下，称为下部阵列层)110a包含多个半导体柱(以下，称为下部半导体柱)75a。上方的阵列层(以下，称为上部阵列层)110b包含多个半导体柱(以下，称为上部半导体柱)75b。半导体柱75a、75b沿相对于p型阱区域702(衬底)的表面大致垂直的方向(d3方向)延伸。半导体柱75a、75b沿着d1方向及d2方向呈阵列状排列在各阵列层110a、110b内。

各nand串111以横跨2个阵列层110a、110b的方式设置在p型阱区域702上。nand串111包含2个半导体柱75a、75b。下部半导体柱75a设置在上部半导体柱75b上。半导体柱75a的下端连接于p型阱区域702。半导体柱75a的上端连接于半导体柱75b的下端。在半导体柱75b的上端的上方，经由位线接点bc设置着位线bl。

在p型阱区域702上积层着多个导电层70、71、72、73。各导电层70、71、72、73介隔存储器膜(未图示)与半导体柱75的侧面对向。

漏极侧选择晶体管std配置在包含上部半导体柱75b与1个以上的导电层71的区域内。例如，经积层的多个(例如3个)导电层71成为选择晶体管std的栅极电极。经积层的多个导电层71作为漏极侧选择栅极线sgd发挥功能。

在区域fng，针对每一串单元su设置着导电层71。由此，在区域fng内的2个串单元su，漏极侧选择栅极线sgd的电位独立地进行控制。

源极侧选择晶体管sts配置在包含下部半导体柱75a与1个以上的导电层72的区域。导电层72成为源极侧选择晶体管sts的栅极电极。导电层72作为源极侧选择栅极线sgs发挥功能。

例如，在1个区域fng内，作为源极侧选择栅极线sgs的导电层72在2个串单元su间共通化。由此，在区域fng内的2个串单元su，源极侧选择栅极线sgs的电位共通地进行控制。

存储单元mc配置在包含半导体柱75a、75b与导电层70的区域。导电层70成为存储单元mc的控制栅极电极。1个导电层70作为1条字线wl发挥功能。在区域fng内，作为字线wl的导电层70在2个串单元su间共通化。另外，导电层70也可在2个区域fng内的4个串单元su间共通化。

中间选择栅极线sgm及中间选择晶体管st3设置在2个阵列层110a、110b的交界附近的区域(以下，称为交界区域)799内。例如，交界区域799至少包含从2个半导体柱75a、75b的接合部数起为下方阵列层110a的第一个导电层、及上方阵列层110b内的第一个导电层。在图7的例中，交界区域799以2个半导体柱75a、75b的接合部为中心而包含下方阵列层110a的3个导电层、及上方阵列层110b内的3个导电层。

在图7的例中，在串单元su内设置着多条中间选择栅极线sgm。上部阵列层110b内的导电层73、及下部阵列层110a的导电层73设为中间选择栅极线sgm。在各区域fng内，导电层73在2个串单元su间共通化。

中间选择晶体管st3配置在包含半导体柱75a、75b与导电层73的区域。导电层73作为中间选择栅极线sgm发挥功能，并且作为中间选择晶体管st3的栅极电极发挥功能。

图8是用来说明nand串的构造例的示意性剖视图。在图8中，抽出表示1个nand串。

如图8所示，在nand串111内，存储单元mc在半导体柱75与导电层(字线)70之间包含存储器膜79(79a、79b)。存储器膜79覆盖半导体柱75的侧面。

存储器膜79a在从半导体柱75a的上端至下端之间的半导体柱75a的侧面上连续。存储器膜79b在从半导体柱75b的上部至下部之间的半导体柱75b的侧面上连续。存储器膜79a与存储器膜79b分离。

存储器膜79具有积层构造。存储器膜79包含栅极绝缘膜791、电荷蓄积层792、及阻挡绝缘膜793。

栅极绝缘膜(隧道绝缘膜)791设置在半导体柱75的侧面上。电荷蓄积层792设置在栅极绝缘膜791与阻挡绝缘膜793之间。电荷蓄积层792包括含有陷阱能级的绝缘膜(例如sin膜)。另外，电荷蓄积层792也可包含半导体膜(例如硅膜)。在电荷蓄积层792包含半导体膜的情况下，半导体膜针对每一存储单元mc而相互分离。阻挡绝缘膜793设置在电荷蓄积层792与导电层70之间。

另外，存储器膜79设置在选择晶体管st1、st2、st3的栅极电极(导电层71、72、73)与半导体柱75之间。

半导体柱75a、75b成为存储单元mc的通道区域。半导体柱75a、75b包含非晶硅或多晶硅。例如，半导体柱75也可包含柱状的绝缘体(例如氧化硅)、及覆盖柱状的绝缘体的侧面的半导体区域751。

例如，如图8所示，也有因存储单元阵列的制造步骤而导致半导体柱75a、75b具有锥状的截面形状的情况。在该情况下，d2方向(及d1方向)上的半导体柱75的下部的尺寸(直径)比d2方向上的半导体柱75的上部的尺寸小。

另外，也可如图8的例所示，将与接合部999相邻的导电层(上部阵列层的最下层的导电层及下部阵列层的最上层的导电层中的至少一者)用作虚设字线dwl。在该情况下，虚设字线dwl向上一层的导电层或向下一层的导电层用作中间选择栅极线sgm。

图9是用来说明存储单元的阈值电压与能够存储的数据的关系的图。如图9所示，在存储单元mc存储2位(“11”、“10”、“01”、“00”)的数据的情况下，存储单元阵列(区块、页面)内的多个存储单元mc的阈值电压能够以与2位(4值)的数据对应的方式采取4个阈值分布(状态/电平)td-er、td-a、td-b、td-c。

er电平与删除状态对应。a电平、b电平及c电平与数据的存储状态(保存状态)对应。在存储数据时，存储单元mc的阈值电压属于a电平、b电平及c电平的阈值分布td-a、td-b、td-c中的任一个。由此，存储单元mc存储2位的数据。

在阈值分布间设定着用于数据读出的判定电平(判定电压)va、vb、vc。由此，在来自存储单元mc的数据的读出时，判别存储单元mc所保存的数据。例如，在存储单元存储2位的数据的情况下，使用电平va、vb、vc作为用于数据读出的判定电平(以下，也称为读出电平)。

读出通过电压vread具有比存储单元mc可采取的多个阈值分布中最高的阈值分布(此处为c电平)的上限的电压值高的电压值。被施加读出通过电压vread的存储单元mc不管所存储的数据而均接通。

在各阈值分布的下限的电压值的附近设定有用于数据写入的验证的判定电平(以下，也称为验证电平)。由此，在相对存储单元mc写入数据时，判定存储单元mc是否已达到与应写入的数据对应的阈值分布。作为验证电平，针对阈值分布td-a、td-b、td-c分别设定电平vav、vbv、vcv。另外，作为验证电平，也可在各电平的读出电平与验证电平之间设定用于判定存储单元的阈值电压的状态的其他电平。

在闪速存储器1的读出动作时，将包含多个读出电平中的至少1个的读出电压施加至存储单元。在闪速存储器1的写入动作的验证动作时，将包含多个验证电平中的至少1个的验证电压施加至存储单元。由此，在读出动作及验证动作时，侦测存储单元mc是否接通。其结果为，判别存储单元所存储的数据或数据的写入中的存储单元的阈值电压的状态。

存储单元mc存储的数据并不限定于2位的数据，1个存储单元mc也可存储1位的数据。另外，1个存储单元mc也可存储3位以上的数据。

另外，在本实施方式中，三维构造的存储单元阵列的构造、动作及制造方法例如参照并引用题为“三维积层非易失性半导体存储器”的在2009年3月19日提出申请的美国专利申请12/407,403号、题为“三维积层非易失性半导体存储器”的在2009年3月18日提出申请的美国专利申请12/406,524号、题为“非易失性半导体存储装置及其制造方法”的在2010年3月25日提出申请的美国专利申请12/679,991号、题为“半导体存储器及其制造方法”的在2009年3月23日提出申请的美国专利申请12/532,030号中记载的构成。

图10a及图10b是用来说明本实施方式的闪速存储器的图。图10a及图10b是示意性地表示本实施方式的闪速存储器的动作的图。在图10a及图10b中，为了图示的明了化，而省略位线及源极线的图示。在以下的说明中，包含基于选择地址的选择单元的选择串单元的漏极侧选择栅极线(所选择的漏极侧选择栅极线)的参照符号表记为“sgd-s”，包含选择单元的选择串单元的源极侧选择栅极线(所选择的源极侧选择栅极线)的参照符号表记为“sgs-s”。非选择串单元的漏极侧选择栅极线(未选择的漏极侧选择栅极线)的参照符号表记为“sgd-us”，非选择串单元的源极侧选择栅极线(未选择的源极侧选择栅极线)的参照符号表记为“sgs-us”。

关于中间选择栅极线sgm，所选择的中间选择栅极线的参照符号表记为“sgm-s”，未选择的中间选择栅极线的参照符号表记为“sgm-us”。

另外，所选择的字线的参照符号表记为“wl-s”，未选择的字线的参照符号表记为“wl-us”。

如上所述，本实施方式的闪速存储器在nand串111内包含中间选择栅极线sgm及中间选择晶体管st3。由此，本实施方式的闪速存储器能够根据存储器的动作而将下部阵列层110a及上部阵列层110b中的一阵列层的至少一部分从位线bl及源极线sl(celsrc)电性分离。

在闪速存储器的读出动作(或验证动作)时，半导体柱内残留的电荷(以下，称为残留电荷)有可能通过对字线施加电压而注入到电荷蓄积层内。因此，有可能在存储单元产生读出干扰。

为了抑制读出干扰，作为读出动作的初始动作，有时执行将半导体柱内的残留电荷释放的处理(以下，称为释放处理)。

在释放处理时，半导体柱与位线及源极线的至少一者电连接。由此，残留电荷从半导体柱释放至位线或者从半导体柱释放至源极线。

在释放处理时半导体柱与位线/源极线电连接的情况下，在释放处理后的存储单元的阈值电压的判定时，在非选择串单元的nand串产生因字线与半导体柱之间的电位差引起的电容成分(寄生电容)。该电容成分作为读出动作时的负载发挥作用。因此，有可能因该负载而在闪速存储器的读出动作时(或验证动作时)引起电流(消耗电力)增大、产生噪音、动作速度劣化等。

进而，在为了增大存储容量而使区块包含多个阵列层的情况下，区块内的存储单元的数量、字线的数量、及由多个元件共用的配线的数量增加，随之，因电容成分引起的负载的影响进一步变大。

本实施方式的闪速存储器在读出动作时(或验证动作时)，通过对于中间选择栅极线sgm的电位控制而将非选择串单元内的上部阵列层与下部阵列层电性分离。由此，本实施方式的闪速存储器是在非选择串单元中的包含所选择的字线的存储器段执行半导体柱内的残留电荷的释放处理。

与电荷的释放处理一同地，在本实施方式的闪速存储器中，非选择串单元su中不包含所选择的字线的阵列层通过断开状态的选择晶体管st3而从位线及源极线电性分离。其结果为，本实施方式的闪速存储器能够对非选择串单元中不包含选择字线的阵列层内的半导体柱进行通道升压(channelboost)。

图10a是示意性地表示选择字线存在于上部阵列层110b内的情况下的区块内的各部件间的导通状态的图。在图10a中，表示数据读出前的释放处理时的电位的关系。

在图10a中，漏极侧选择栅极线sgd0与基于选择地址的选择漏极侧选择栅极线sgd-s对应，源极侧选择栅极线sgs0与基于选择地址的选择源极侧选择栅极线sgs-s对应。

在图10a中，对选择串单元su0的各选择栅极线sgd-s、sgs-s、sgm-s施加h电平的电压(晶体管的接通电压)。由此，选择串单元中的各nand串的半导体柱与位线及源极线电连接。

另外，在读出动作时或验证动作时的释放处理后的存储单元的阈值电压的判定时，非选择串单元是串单元内的多条选择栅极线中至少漏极侧选择栅极线已失效的串单元。在非选择串单元中，在存储单元的阈值电压的判定时对漏极侧选择栅极线sgd施加选择晶体管st1的断开电压。由此，非选择串单元从位线bl电性分离。

在图10a的情况下，在非选择串单元su1、su2、su3中，对漏极侧选择栅极线sgd-us施加h电平的电压。

通过对非选择串单元的中间选择栅极线sgm-us施加l电平的电压(晶体管的断开电压)，而下部阵列层110a的下部半导体柱75a从位线bl、源极线celsrc、及上部阵列层110b的上部半导体柱75b电性分离。

其中，如图10a所示，如源极侧选择栅极线sgs及中间选择栅极线sgm这样，在相邻的串单元su0、su1间共用选择栅极线的情况下，被共用的选择栅极线sgs、sgm的电位在非选择串单元su1与选择串单元su0间相同。因此，在非选择串单元su1中，选择晶体管st2、st3接通，而下部半导体柱75a与上部半导体柱75b及源极线celsrc电连接。

在该情况下，与选择串单元的半导体柱75a、75b一同地，在非选择串单元中的包含选择字线wl-s的上部阵列层110b，对半导体柱75b执行电荷的释放处理。其结果为，本实施方式的闪速存储器能够抑制因热电子引起的读出干扰。

在判定存储单元的阈值电压时，通过对字线wl施加读出通过电压vread，而下部阵列层110a的部分99a内的半导体柱75a进行通道升压。由此，在非选择串单元的下部阵列层110a不产生字线wl与半导体柱75a之间的电容成分。其结果为，本实施方式的闪速存储器1能够减少因电容成分引起的负载。

图10b是示意性地表示选择字线存在于下部阵列层110a内的情况下的区块内的各部件间的导通状态的图。在图10b中，表示数据读出前的释放处理时的电位的关系。

在图10b中，与图10a的例同样地，漏极侧选择栅极线sgd0及源极侧选择栅极线sgs0分别对应于所选择的选择栅极线sgd-s、sgs-s。

在图10b的情况下，对选择串单元的各选择栅极线sgd-s、sgs-s、sgm-s施加h电平的电压。在非选择串单元中，对源极侧选择栅极线sgs-us施加h电平的电压，对漏极侧选择栅极线sgd-us施加l电平的电压。而且，对非选择串单元的中间选择栅极线sgm施加l电平的电压。由此，在非选择串单元中，中间选择晶体管st3断开，而上部半导体柱75b从位线bl、下部半导体柱75a及源极线sl电性分离。

另外，如图10b所示，在与选择串单元su0共用选择栅极线sgs、sgm的非选择串单元su1中，非选择串单元su1的选择晶体管st2、st3接通，而半导体柱75a、75b连接于源极线celsrc。

在该情况下，与选择串单元的半导体柱75a、75b一同地，在非选择串单元中的包含选择字线的下部阵列层110a，执行对于下部半导体柱75a的电荷的释放处理。其结果为，本实施方式的闪速存储器能够抑制因热电子所引起的读出干扰。

另外，在判定存储单元的阈值电压时，通过对字线wl施加读出通过电压，而上部阵列层110b的部分99b内的半导体柱75b进行通道升压。其结果为，本实施方式的闪速存储器1能够削减非选择串单元中的字线wl与半导体柱75b之间的电容成分，而能够减少读出动作时的负载。

像这样，本实施方式的闪速存储器能够缓和寄生电容的影响，并且能够抑制读出干扰。

因此，本实施方式的闪速存储器能够提升动作特性。

(1b)动作例

参照图11至图16，对第一实施方式的存储器设备的动作例(控制方法)进行说明。此处，除图11至16以外，也适当利用图1至图10b，对本实施方式的存储器设备的动作进行说明。

(1b-1)基本例

参照图11，对本实施方式的存储器设备(例如闪速存储器)的动作的基本例进行说明。

在包含本实施方式的闪速存储器的存储器系统中，存储器控制器5将指令及动作对象的地址(选择地址)发送至闪速存储器1(步骤s0)。

闪速存储器1接收指令及选择地址。由此，闪速存储器1开始基于指令的动作(步骤s1)。闪速存储器执行的动作是包括存储单元的阈值电压的判定的动作。例如，存储单元的阈值电压的判定包含在读出动作或写入动作中的验证动作中。

闪速存储器1基于选择地址，选择包含动作对象的存储单元的区块、串单元及页面，并将它们激活。

闪速存储器1使对于所选择的区块内的选择栅极线的控制开始(步骤s2)。由此，选择串单元su内的漏极侧选择栅极线sgd、源极侧选择栅极线sgs及中间选择栅极线sgm激活。例如，在选择串单元中，将选择晶体管st1、st2、st3的接通电压vsg施加至所选择的各选择栅极线sgd、sgs、sgm。

在本实施方式中，闪速存储器1针对非选择串单元，使中间选择栅极线sgm失效。而且，本实施方式的闪速存储器1将漏极侧及源极侧选择栅极线sgd、sgs中包含选择字线wl的阵列层110a、110b内的选择栅极线激活，使不包含选择字线wl的阵列层110a、110b内的选择栅极线sgd、sgs失效。

如图10a所示，上部阵列层110b内的字线wl选择为动作对象的地址的情况下，非选择的漏极侧选择栅极线sgd激活，非选择的源极侧选择栅极线sgs失效。非选择的中间选择栅极线sgm失效。例如，对非选择的漏极侧选择栅极线sgd施加电压vsg，对非选择的源极侧选择栅极线sgs施加选择晶体管st2的断开电压(例如接地电压)vss。

如图10b所示，下部阵列层110a内的字线wl选择为动作对象的地址的情况下，非选择的漏极侧选择栅极线sgd失效，非选择的源极线侧选择栅极线sgs激活。非选择的中间选择栅极线sgm失效。例如，对非选择的漏极侧选择栅极线sgd施加选择晶体管st1的断开电压vss，对非选择的源极侧选择栅极线sgs施加电压vsg。

闪速存储器1在各串单元su的中间选择栅极线sgm的激活及失效的控制后，对字线施加用于对于存储单元的动作的电压(步骤s3)。

由此，在非选择串单元中的下部阵列层110a及上部阵列层110b的任一者，半导体柱75a、75b内的残留电荷经由接通状态的存储单元mc及选择晶体管而释放至位线bl或源极线sl。不对通过断开状态的选择晶体管而从位线bl及源极线sl电性分离的半导体柱实施释放处理。

闪速存储器1在电荷的释放处理后，判定连接于选择字线的存储单元的阈值电压(步骤s4)。

在为了读出动作而执行存储单元mc的阈值电压的判定的情况下，对选择字线wl施加读出电压。在为了写入动作中的验证动作而执行存储单元mc的阈值电压的判定的情况下，对选择字线施加验证电压。在读出动作/验证动作时，对选择字线以外的字线(非选择字线)施加读出通过电压vread。

基于与读出电压(或验证电压)的施加对应的存储单元的接通/断开的结果，判别存储单元所保存的数据(存储单元的阈值电压的状态)。

在本实施方式中，非选择串单元的下部/上部阵列层110a、110b中，通过失效的选择栅极线sgs、sgs、sgm而与其他部件电性分离的部分内的半导体柱为电性浮动的状态。因此，如图10a的部分99a或图10b的部分99b那样，电性分离的阵列层110内的半导体柱75通过对非选择字线施加读出通过电压vread而进行通道升压，而半导体柱75的电位上升。由此，部分99内的电容成分减少。

其结果为，在闪速存储器的动作时，选择区块内的由非选择串单元的电容成分所引起的负载削减。

在执行包括所述存储单元的阈值电压的判定的动作1次以上后，闪速存储器1侦测到基于指令的动作的结束时，闪速存储器1向存储器控制器5通知动作结束(步骤s5)。在基于指令的动作为读出动作的情况下，闪速存储器1向存储器控制器5发送数据。

存储器控制器5接收来自闪速存储器1的动作结束的通知，并侦测闪速存储器的动作的结束(步骤s6)。在从闪速存储器1向存储器控制器5发送数据的情况下，存储器控制器5接收数据，并将所接收到的数据传输至主机设备。

通过以上动作，而本实施方式的闪速存储器的读出动作完成。

如上所述，在闪速存储器的动作时，因字线-半导体柱间的电容成分引起的负载减少。

其结果为，本实施方式的闪速存储器能够提升动作特性。

(b-2)具体例

参照图12至图16，对本实施方式的闪速存储器的动作的具体例进行说明。

(b-2-1)读出动作

利用图12及图13，对本实施方式的闪速存储器的读出动作进行说明。

图12及图13是表示本实施方式的闪速存储器的读出动作时的各配线的电压波形的图。

在本实施方式中，作为读出动作(存储单元的阈值电压的判定处理)时的位线的控制方式，应用电流传感方式。电流传感方式是如下方式，即，通过传感与存储单元的接通/断开对应的位线电流(单元电流)的产生，而判定存储单元的阈值电压的状态。

在本实施方式中，作为读出动作时的字线的控制方式，应用尖峰动作。尖峰动作是如下动作，即，对地址所示的字线(选择字线)与其他字线(非选择字线)施加比读出电压高的电压后，将选择字线的电位设定为读出电压。尖峰动作能够使半导体柱内的电荷的释放效率化。

[对于上部阵列层的存储单元的读出动作]

利用图12，就对于上部阵列层的存储单元的数据的读出动作进行说明。

＜时刻t0＞

例如，存储器控制器5在时刻t0，根据来自主机设备600的要求，将读出指令cmd、数据的读出对象的选择地址adr发送至闪速存储器1。

闪速存储器1接收读出指令cmd及选择地址adr。定序器19基于读出指令cmd开始读出动作。

定序器19以像下述那样执行读出动作的方式，控制闪速存储器1内的各电路。

在时刻t0，定序器19使就绪/忙碌信号r/b的信号电平从h电平转变为l电平。由此，向存储器控制器5通知闪速存储器1中的读出动作开始。

电压产生电路40通过定序器19的控制，产生用于读出动作的各种电压。

＜时刻t1a＞

在时刻t1a，源极线·阱控制电路50对源极线celsrc(sl)施加接地电压vss。

行控制电路12针对所选择的区块bk内的所选择的串单元su，对所选择的漏极侧选择栅极线sgd-s及所选择的源极侧选择栅极线sgs-s施加电压vsg。由此，选择晶体管st1、st2接通。

位线bl经由接通状态的选择晶体管st2而与半导体柱75电连接。源极线celsrc经由接通状态的选择晶体管st1及阱区域702而与半导体柱75电连接。

在选择区块bk的非选择串单元su，行控制电路12对非选择的漏极侧选择栅极线sgd-us施加电压vsg。行控制电路12对非选择的源极侧选择栅极线sgs-us施加电压vss。由此，在非选择串单元中，选择晶体管st1接通，且选择晶体管st2断开。

在本实施方式中，在选择区块bk的选择串单元(例如串单元su0)中，行控制电路12对所选择的中间选择栅极线sgm-s施加来自驱动器129的电压vsg。由此，在选择串单元su中，中间选择晶体管st3接通。

在选择区块bk的非选择串单元中，行控制电路12对中间选择栅极线sgm-us施加接地电压vss。由此，在非选择串单元中，中间选择晶体管st3断开。其结果为，在非选择串单元中，下部阵列层110a的半导体柱75与上部阵列层110b的半导体柱75b通过断开状态的中间选择晶体管st3而电性分离。

在各串单元中与中间选择栅极线sgm相邻的字线用作虚设字线的情况下，所述虚设字线的各自的电位以与相邻的中间选择栅极线sgm-s、sgm-us的各自的电位相同的方式被控制。

另外，由配线延迟所致从开始对配线施加某电压起直到达到配线的电位所具有的电压为止产生时滞。

＜时刻t2a＞

在时刻t2a，行控制电路12开始对非选择字线wl-us施加读出通过电压vread。行控制电路12开始对非选择字线wl-usel施加电压vread，并且开始对选择字线wl-s施加电压。非选择字线wl-us及选择字线wl-s的电位上升。

由此，在控制非选择字线wl-us的电位时，能够与连接于非选择字线wl-us的存储单元(非选择单元)中的通道的形成一同地，在连接于选择字线wl-s的存储单元(选择单元)形成通道。

半导体柱75内的电荷经由所形成的通道而释放至位线bl或源极线sl。

其结果为，能够抑制选择单元附近的局部的电场集中，而减少对于选择单元及与选择单元相邻的非选择单元的误写入的产生。

像这样，在本实施方式中，执行对于字线wl的尖峰动作。

＜时刻t3a＞

在时刻t3a，在传感放大器电路30中，传感放大器单元131通过定序器19的控制开始各位线bl的充电。

选择字线wl-s的电位上升至读出电压vcgrv以上。行控制电路12使选择字线wl-s的电位以收敛为读出电压vcgrv的方式降低。另外，继续对非选择字线wl-us施加电压vread。

在非选择串单元中，行控制电路12停止对漏极侧选择栅极线sgd-us施加电压。由此，非选择的漏极侧选择栅极线sgd-us的电位设定为接地电压vss。

在选择串单元中，漏极侧选择栅极线sgd-s的电位、源极侧选择栅极线sgs-s的电位、及中间选择栅极线sgm-s的电位维持为电压vsg。

在非选择串单元中，中间选择栅极线sgm-us的电位维持为接地电压vss。

在从时刻t1a到时刻t3a为止的期间ta内，对非选择的漏极侧选择栅极线sgd-us施加电压vsg，从而连接于漏极侧选择栅极线sgd-us的选择晶体管st1接通。在期间ta，非选择串单元的上部半导体柱75b与位线bl电连接。上部半导体柱75b内的电荷经由接通状态的选择晶体管st1而释放至位线bl。

另一方面，在期间ta，对非选择的中间选择栅极线sgm-us及非选择的源极侧选择栅极线sgs-us施加接地电压vss，从而连接于中间选择栅极线sgm-us的选择晶体管st3及连接于非选择的源极侧选择栅极线sgs-us的选择晶体管st2断开。

因此，非选择串单元的下部半导体柱75a从位线bl及源极线celsrc电性分离而为电性浮动的状态。其结果为，伴随非选择字线wl-us的电位的上升，而浮动状态的半导体柱75a进行通道升压。

＜时刻t4a＞

在经过位线bl的充电等待期间(进展期间)tb后，在时刻t4a，位线bl的电位设定为某大小的电压vpre左右。选择字线wl-s的电位设定为读出电压vcgrv，非选择字线wl-us的电位设定为读出通过电压vread。

被施加读出通过电压vread的非选择单元接通。

关于选择单元mc，具有读出电压vcgrv以下的阈值电压的存储单元mc接通，具有比读出电压vcgrv大的阈值电压的存储单元mc断开。

在通过施加读出电压vcgrv而选择单元mc接通的情况下，电流(单元电流)在位线bl与源极线celsrc之间流通。伴随电流的产生，而传感放大器单元131内的连接于位线bl的节点的电位变动。另一方面，在施加读出电压vcgrv时选择单元断开的情况下，电流不在连接于断开状态的选择单元的位线bl与源极线sl之间流通。在该情况下，连接于位线bl的节点的电位不变动。

传感放大器单元131传感位线中有无产生电流。传感放大器单元131将与该传感结果对应的信号擷取到与各位线对应的锁存电路。

像这样，针对1位的数据，将读出电压vcgr用作基准(判定电平)，判定存储单元mc所存储的数据为“1”数据还是“0”数据。

在存储单元的阈值电压的判定时，通过半导体柱75a的通道升压而部分99a的字线wl-us与半导体柱75a的电位差变小。因此，部分99a的电容成分从选择区块内的电容成分中削减。其结果为，非选择串单元的因半导体柱引起的负载减少。

另外，在图12中，为了读出1位的数据，而读出电压vcgr的电压值设定为固定值。但是，在1个存储单元存储2位以上的数据的情况下，为了将存储单元mc内的数据一位一位地连续地读出，而读出电压vcgr有时包含多个电压值。

＜时刻t5a及时刻t6a＞

在传感位线bl中有无产生电流后，在时刻t5a及时刻t6a，使各配线失效。

在时刻t5a，传感放大器单元131将位线bl的电位设定为接地电压vss。

在时刻t6a，将各选择栅极线sgd、sgm、sgs的电位、及字线wl-s、wl-us的电位依次设定为电压vss。

像这样，在从时刻t5a到时刻t6a为止的期间内，选择区块bk内的各配线sgd、sgs、sgm、wl、bl失效。

由此，来自存储单元mc的数据的读出结束。

定序器19将就绪/忙碌信号r/b的信号电平变为h电平。由此，向存储器控制器5通知闪速存储器1内部的读出动作结束。

已从存储单元读出的数据从闪速存储器1传输至存储器控制器5。

像所述那样，本实施方式的闪速存储器1中的对于上部阵列层内的存储单元的读出动作结束。

[对于下部阵列层的存储单元的读出动作]

利用图13，就对于上部阵列层的存储单元的数据的读出动作进行说明。对于下部阵列层110a的存储单元的数据的读出除选择字线wlk的控制以外，关于非选择串单元的选择栅极线的控制，也与对于上部阵列层110b的存储单元的数据的读出不同。

＜时刻t1b＞

在接收指令及选择地址(时刻t0)后，在时刻t1b，源极线·阱控制电路50对源极线celsrc(sl)施加接地电压vss。

行控制电路12针对所选择的区块blk内的选择串单元su，对所选择的各选择栅极线sgd-s、sgs-s施加电压vsg。在本实施方式中，在选择串单元中，行控制电路12将来自驱动器129的电压vsg施加至所选择的中间选择栅极线sgm-s。由此，在选择串单元中，中间选择晶体管st3接通，而下部半导体柱75a与上部半导体柱75b电连接。在选择串单元中，半导体柱75通过接通状态的中间选择晶体管st1、st2、st3而与位线bl及源极线celsrc电连接。

在选择字线wl-s为下部阵列层110a内的字线的情况下，在选择区块的非选择串单元中，行控制电路12对非选择的漏极侧选择栅极线sgd-us施加电压vss，对非选择的源极侧选择栅极线sgs-us施加电压vsg。由此，在非选择串单元中，晶体管st1断开，且晶体管st2接通。另外，在非选择串单元中，行控制电路12对中间选择栅极线sgm-us施加电压vss。由此，在非选择串单元中，中间选择晶体管st3断开。

其结果为，在非选择串单元中，上部半导体柱75b与下部半导体柱75a通过断开状态的中间选择晶体管st3而电性分离。

＜时刻t2b＞

在时刻t2b，行控制电路12通过尖峰动作而开始对字线wl-s、wl-us施加读出通过电压vread。非选择字线wl-us及选择字线wl-s的电位上升。

在期间ta，半导体柱75内的电荷经由接通状态的晶体管而释放至位线bl或源极线sl。

＜时刻t3b＞

在时刻t3b，行控制电路12从选择字线wlk中的读出电压vcgrv以上的电位降低至读出电压vcgrv。传感放大器电路13对位线bl进行充电。

在非选择串单元中，行控制电路12停止对源极侧选择栅极线sgs-us施加电压vsg。由此，非选择的源极侧选择栅极线sgs-us的电位设定为接地电压vss，而选择晶体管st2断开。

另外，在选择串单元中，漏极侧选择栅极线sgd-s的电位、源极侧选择栅极线sgs-s的电位、及中间选择栅极线sgm-s的电位维持为电压vsg。另外，在非选择串单元中，中间选择栅极线sgm的电位维持为接地电压vss。

＜时刻t4b＞

在期间tb的位线的充电后，在时刻t4b，位线bl的电位设定为电压vpre左右。选择字线wl-s的电位设定为读出电压vcgrv，非选择字线wl-us的电位设定为读出通过电压vread。

像所述那样，根据基于读出电压vcgrv的施加的选择单元mc的接通或断开而对位线bl流通单元电流。

传感放大器单元131传感位线中有无产生电流(或节点电位的变动)。传感放大器单元131将与该传感结果对应的信号擷取到与各位线对应的锁存。

在下部阵列层110a内的存储单元的阈值电压的判定动作时，非选择串单元su的上部半导体柱75b进行通道升压。

因此，在非选择串单元中的上部阵列层110b内的半导体柱-字线间的电容成分(负载)减少的状态下，判定存储单元mc所保存的数据。

＜时刻t5b及时刻t6b＞

在时刻t5b，传感放大器电路13将位线bl的电位设定为接地电压vss。

在时刻t6b，将各选择栅极线sgd、sgm、sgs的电位、及字线wl-s、wl-us的电位依次设定为电压vss。

像这样，在从时刻t5b到时刻t6b为止的期间内，选择区块bk内的各配线失效，而来自选择单元的数据的读出结束。

已从存储单元读出的数据从闪速存储器1传输至存储器控制器5。

像所述那样，本实施方式的闪速存储器1中的对于下部阵列层内的存储单元的读出动作结束。

(b-2-2)写入动作

利用图14，对本实施方式的闪速存储器的写入动作进行说明。图14是表示本实施方式的闪速存储器的写入动作时的各配线的电压波形的图。

＜时刻t20＞

如图14所示，例如，存储器控制器5在时刻t20，根据来自主机设备600的要求，将写入指令、应写入数据的地址(选择地址)、及应写入的数据发送至闪速存储器1。闪速存储器1接收写入指令、选择地址及数据。定序器19基于写入指令开始写入动作。

在闪速存储器1中，写入动作包含1个以上的写入循环。通过执行1个以上的写入循环，而将数据写入至属于选择地址的存储单元内。

写入循环包含编程动作与验证动作。通过编程动作，而存储单元的阈值电压朝正方向偏移。通过验证动作，判定存储单元的阈值电压是否达到与应写入的数据对应的值。

定序器19以像下述那样执行写入动作的方式，控制闪速存储器1内的各电路。

＜时刻t21＞

在编程动作时，在时刻t21，传感放大器电路13开始位线bl的电位的控制。

在传感放大器电路13中，传感放大器单元131对连接于应写入数据的存储单元的位线bl施加接地电压vss。由此，存储单元mc设定为可编程状态(programable)。

在传感放大器电路13中，传感放大器单元131对连接于不写入数据的存储单元的位线bl施加电压v1。由此，存储单元mc设定为编程禁止状态(inhibit)。另外，设定为编程禁止状态的存储单元是应维持为“er”电平的存储单元或阈值电压已达到与应写入的数据对应的值的存储单元。

行控制电路12开始各选择栅极线sgd-s、sgd-us、sgs-s、sgs-us、sgm-s、sgm-us的电位的控制。

行控制电路12对选择串单元的漏极侧选择栅极线sgd-s施加电压vsgd。行控制电路12对非选择串单元的漏极侧选择栅极线sgd-us施加电压vsgd。

行控制电路12对选择串单元的中间选择栅极线sgm-s施加电压vsgm。行控制电路12对非选择串单元的中间选择栅极线sgm-us施加接地电压vss。

行控制电路12对选择串单元的源极侧选择栅极线sgs-s施加电压vsgs，对非选择串单元的源极侧选择栅极线sgs-us施加接地电压vss。

源极线驱动器15对源极线celsrc施加电压v2。

电压vsgd、vsgs、vsgm为选择晶体管st1、st2、st3的接通电压。电压vsgd、vsgs、vsgm例如为5v至6v左右。电压v1为1.5v至2.5v左右。电压v2为0.8v至1.2v左右。

在选择串单元中，在被施加电压vss的位线bl的nand串111中，选择晶体管st1、st3接通，而半导体柱75与位线电连接。在被施加电压v1的位线bl的nand串111中，选择晶体管st1切断，而位线bl从半导体柱75电性分离。

另外，在非选择串单元中，选择晶体管st1接通，且选择晶体管st3断开。在非选择串单元中，上部半导体柱75b连接于位线bl，且下部半导体柱75a从位线bl电性分离。

另外，关于与选择串单元共用中间选择栅极线sgm及源极侧选择栅极线sgs的非选择串单元，与读出动作同样地，非选择串单元的中间选择栅极线sgm及源极侧选择栅极线sgs的电位与选择串单元的中间选择栅极线sgm及源极侧选择栅极线sgs的电位相同。

＜时刻t22＞

在时刻t22，行控制电路12开始字线wl的电位的控制。行控制电路12对字线wl施加写入通过电压vpass。

行控制电路12使非选择的漏极侧选择栅极线sgd-us的电位从电压vsgd降低至接地电压vss。由此，漏极侧选择栅极线sgd-us的选择晶体管st2断开，而非选择串单元的半导体柱75从位线bl电性分离。

＜时刻t23＞

在时刻t23，行控制电路12使选择字线wl-s的电位从写入通过电压vpass上升至编程电压vpgm。非选择字线wl-us的电位维持为写入通过电压vpass。另外，编程电压vpgm的电压值根据写入动作的进展而变化。根据写入循环的执行次数，对编程电压vpgm的初始值依次相加某电压值(升压电压)。

通过施加编程电压vpgm，而被施加接地电压vss的位线bl的存储单元的阈值电压朝正方向偏移。由此，可编程状态的存储单元的阈值电压上升。

连接于被施加电压v1的位线bl的选择晶体管切断。因此，连接于被施加电压v1的位线bl的存储单元进行通道升压。由此，在施加编程电压vpgm时，编程禁止状态的存储单元的阈值电压几乎不变化。

＜时刻t24至时刻t26＞

在经过为了存储单元的阈值电压的偏移(对于电荷蓄积层的电荷的注入)而确保的期间后，定序器19为了完成编程动作而使各配线的电位降低。

在时刻t24，行控制电路12使选择字线wl-s的电位从编程电压vpgm降低至电压vpass。在时刻t25，行控制电路12使选择字线wl-s及非选择字线wl-us的电位从电压vpass降低至接地电压vss。

然后，在时刻t26，针对被施加电压v1的位线bl，传感放大器电路13使位线bl的电位从电压v1降低至接地电压vss。

行控制电路12将选择选择栅极线sgd-s、sgs-s、sgm-s的电位设定为接地电压vss。源极线驱动器15使源极线celsrc的电位从电压v2降低至接地电压vss。

由此，某写入循环中的编程动作结束。

在图14所示的编程动作后，执行验证动作。验证动作是与读出动作类似的动作。验证动作在无来自控制器5的指令的状态下，与编程动作连续地执行。验证动作与读出动作之间的不同之处在于，对选择字线wl-s施加包含1个以上的验证电平的验证电压而代替读出电压。像这样，在验证动作中，判定存储单元mc的阈值电压的状态。另外，根据写入动作的进展，数据编程已完成的电平的验证电平也可从验证电压中省略。

在验证动作中，选择字线wl-s为上部阵列层110b内的字线wlu的情况下，验证动作通过与图12的读出动作实质上相同的动作而执行。在选择字线wl-s为下部阵列层110a内的字线wll的情况下，验证动作通过与图13的读出动作实质上相同的动作而执行。

在选择单元的阈值电压达到与应写入的数据对应的电压值之前，反复执行包含图14的编程动作与图11/图12的验证动作的写入循环。

像所述那样，执行本实施方式的闪速存储器的写入动作。

(b-2-3)删除动作

利用图15及图16，对本实施方式的闪速存储器的删除动作进行说明。

[区块删除动作]

图15是表示本实施方式的闪速存储器的删除动作时的各配线的电压波形的图。在图15中，表示闪速存储器的数据以区块为单位删除的例。

＜时刻t30a＞

如图15所示，例如，在时刻t30a，基于来自存储器控制器5的指令(主机设备的要求)或闪速存储器1的内部处理，定序器19开始对于删除对象的区块(选择区块)的删除动作。

＜时刻t31a＞

在时刻t31a，传感放大器电路13及源极线驱动器15开始位线bl及源极线sl的电位的控制。传感放大器单元131对位线bl施加删除电压vera。源极线驱动器15对源极线celsrc施加删除电压vera。

行控制电路12在选择区块内开始字线wl及各选择栅极线sgd、sgs、sgm的电位的控制。

行控制电路12在选择区块内将电压v3施加至所有串单元的漏极侧选择栅极线sgd、及所有串单元的源极侧选择栅极线sgs。行控制电路12将电压v3施加至选择区块内的所有串单元的中间选择栅极线sgm。由此，各选择晶体管st1、st2、st3接通。电压v3是比删除电压vera低的电压。例如，在删除电压vera为20v左右的情况下，电压v3为13v至15v左右。

行控制电路12对选择区块内的所有字线wl施加接地电压vss。

删除电压vera经由位线bl及源极线celsrc而施加至半导体柱75及阱区域702。

像这样，在删除动作时，半导体柱75的电位比字线wl的电位高。由此，电荷蓄积层792内的电荷释放至半导体柱75。其结果为，存储单元设定为删除状态(“er”电平)。

＜时刻t32a＞

在时刻t32a，行控制电路12使选择栅极线sgd、sgs、sgm的电位从电压v3降低至接地电压vss。

在传感放大器电路13中，传感放大器单元131使位线bl的电位从删除电压vera降低至接地电压vss。源极线驱动器15使源极线celsrc的电位从删除电压vera降低至接地电压vss。

由此，闪速存储器中的以区块为单位的删除动作结束。

[分割删除动作]

图16是表示本实施方式的闪速存储器的删除动作时的各配线的电压波形的图。如上所述，闪速存储器能够以比区块小的单位执行数据的删除。在图16中，表示闪速存储器的数据以区块内的某控制单位删除的例。

＜时刻t30b＞

如图16所示，例如，在时刻t30b，基于来自存储器控制器5的指令(主机设备的要求)或闪速存储器1的内部处理，定序器19开始删除动作。

例如，在执行部分删除动作的情况下，选择选择区块中设定在区块内的用于部分删除的控制单位中的1个。控制单位包含1条以上的字线。

＜时刻t31b＞

在时刻t31b，与区块删除动作同样地，传感放大器单元131对位线bl施加删除电压vera。源极线驱动器15对源极线celsrc施加删除电压vera。行控制电路12在选择区块内将电压v3施加至所有串单元su的漏极侧选择栅极线sgd、所有串单元su的源极侧选择栅极线sgs、及所有串单元su的中间选择栅极线sgm。

在部分删除动作中，行控制电路12对选择区块内的删除对象的控制单位(选择控制单位)的字线wl-s施加接地电压vss。

行控制电路12对删除对象以外的控制单位(非选择控制单位)的字线wl-us施加删除电压vera。

另外，用于部分删除的控制单位(选择字线的条数)可以是1个阵列层单位，也可以是比阵列层小的单位。另外，部分删除的单位还可以是比阵列层大的单位。

关于删除对象的控制单位，利用半导体柱75与字线wl-s之间的电位差，将电荷蓄积层内的电荷释放至半导体柱75。其结果为，删除对象的控制单位内的存储单元设定为删除状态。

另一方面，关于非选择控制单位，通过将删除电压vera施加至字线wl-us，而半导体柱75与字线wl之间的电位差几乎未产生。其结果为，在部分删除动作中，关于非选择控制单位内的存储单元，存储单元mc的阈值电压几乎未变化而维持为删除动作前的电压值。

＜时刻t32b＞

在时刻t32b，行控制电路12使非选择控制单位内的字线wl-us的电位从删除电压vera降低至接地电压vss。

与区块删除动作同样地，将选择栅极线sgd、sgs、sgm的电位及位线bl的电位设定为接地电压vss，并将源极线celsrc的电位设定为接地电压vss。

由此，闪速存储器中的对于比区块小的控制单位的删除动作结束。

像所述那样，在闪速存储器的部分删除动作中，在选择区块内的删除对象的控制单位中删除数据。另一方面，在选择区块内，非删除对象的控制单位保存部分删除动作前的数据。

像这样，在本实施方式的闪速存储器中，选择性地删除区块的某部分的数据。

(c)总结

在本实施方式的作为存储器设备的闪速存储器中，存储单元阵列包含经积层的多个阵列层。在该情况下，nand串具有积层有多个半导体柱的构造。

本实施方式的闪速存储器中，除漏极侧及源极侧选择栅极线以外，中间选择栅极线也连接于nand串。中间选择栅极线设置在经积层的半导体柱的接合部的附近区域。nand串除包含设置在nand串的一端及另一端的选择晶体管以外，也包含连接于中间选择栅极线的选择晶体管。

在本实施方式的闪速存储器中，在多个半导体柱的接合部的附近区域内，以与半导体柱的侧面对向的方式设置着导电层。该导电层用作选择栅极线(中间选择栅极线)。在中间选择栅极线与半导体柱的对向部分设置着选择晶体管。

由此，本实施方式的闪速存储器能够通过中间选择栅极线的电位的控制而控制下方阵列层的半导体柱与上方阵列层的半导体柱之间的电性导通状态。

本实施方式的闪速存储器能够将非选择串单元中包含在nand串中的多个半导体柱中、多个阵列层中包含选择字线的阵列层内的半导体柱与位线或源极线电连接，并将其他阵列层内的半导体柱从位线或源极线电性分离。

由此，针对连接于位线或源极线的半导体柱，能够将半导体柱内的电荷去除。

因此，本实施方式的闪速存储器能够减少读出干扰的产生。

本实施方式的闪速存储器能够对经积层的多个阵列层中电性分离的部分的半导体柱进行通道升压。由此，本实施方式的闪速存储器能够抑制动作中的电容成分的产生。

因此，本实施方式的闪速存储器能够削减因半导体柱的电容成分引起的负载，而能够减少因负载引起的电流(负载电流)。其结果为，本实施方式的闪速存储器能够抑制存储单元阵列内产生的电流的峰值、消耗电力的增大及动作速度的劣化等。

本实施方式的闪速存储器可通过选择栅极线的电位控制(选择晶体管的接通/断开)而谋求上部阵列层与下部阵列层的电性分离，由此，能够抑制用于确保元件间的距离的虚设字线的数量的增大。由此，本实施方式的闪速存储器能够实现存储单元阵列内的存储密度的提升、配线数的削减、存储单元阵列的厚度(d3方向的尺寸)的减小等。其结果为，本实施方式的闪速存储器能够减少闪速存储器的芯片成本。

像所述那样，本实施方式的存储器设备能够提升动作特性。

(2)第二实施方式

参照图17及图18，对第二实施方式的存储器设备及其控制方法进行说明。

第二实施方式的闪速存储器在存储单元的阈值电压的判定时使用电压传感方式(位线屏蔽方式)。

电压传感方式是如下方式，即，通过传感与存储单元的接通/断开对应的位线的电位的变动，而判定存储单元的阈值电压的状态。

本实施方式的闪速存储器的电路及构造的基本构成与第一实施方式的闪速存储器实质上相同。但是，在电压传感方式的闪速存储器中，存在1个传感放大器单元131控制相邻的2条位线(第偶数条及第奇数条位线)的情况。

(2a)动作例

[对于上部阵列层的存储单元的读出动作]

图17是表示本实施方式的闪速存储器的读出动作时的各配线的电压波形的图。

＜时刻t11a＞

如图17所示，与电流传感方式的闪速存储器中的数据的读出同样地，在时刻t0，定序器19基于来自存储器控制器5的读出指令及选择地址，开始数据的读出动作。

在时刻t11a，行控制电路12开始漏极侧选择栅极线sgd-s、sgd-us的电位、及中间选择栅极线sgm-s、sgm-us的电位的控制。

行控制电路12对选择串单元的源极侧选择栅极线sgs-s施加电压vsg。行控制电路12对非选择串单元的源极侧选择栅极线sgs-us施加接地电压vss。

＜时刻t12a及时刻t13a＞

在时刻t12a，行控制电路12开始对字线wlu、wll施加电压。

从时刻t12a到时刻t13a为止，在期间ta内，对漏极侧选择栅极线sgd-us施加电压vsg，而选择晶体管st1接通。由此，非选择串单元的上部阵列层110b的半导体柱75b经由接通状态的晶体管st1而与位线bl电连接。其结果为，除选择串单元的半导体柱75内的残留电荷以外，上部阵列层110b的半导体柱75a的残留电荷也释放至位线bl。

在期间ta，关于非选择串单元su，通过对于源极侧选择栅极线sgs-us及中间选择栅极线sgm的接地电压vss而选择晶体管st2及选择晶体管st3断开。因此，在期间ta，下部阵列层110a的半导体柱75a从位线bl及源极线celsrc电性分离而成为浮动状态。

在时刻t13a，行控制电路12为了将上部阵列层110b内的选择字线wl-s的电位设定为读出电压vcgrv而控制选择字线wl-s。传感放大器单元131开始对位线bl施加电压。此处，在1个传感放大器单元131控制2条位线的情况下，传感放大器单元131对一位线(例如，第奇数条位线)进行充电，对另一位线(例如，第偶数条位线)施加接地电压vss。

行控制电路12使非选择串单元的漏极侧选择栅极线sgd-us的电位从电压vsg降低至接地电压vss。所选择的漏极侧选择栅极线sgd-s的电位维持为电压vsg。

行控制电路12与选择字线wl-s及位线bl的控制一同地，使源极侧选择栅极线sgs-s的电位从电压vsg降低至接地电压vss。通过施加接地电压vss，而源极侧选择栅极线sgs-s的选择晶体管st2断开。位线bl及半导体柱75通过断开状态的选择晶体管st1而从源极线celsrc电性分离，由此，对位线bl及半导体柱75进行充电。

＜时刻t14a＞

在从时刻t13a到时刻t14a为止的期间tb内，位线bl充电为所期望的电位vpre。

在时刻t14a，选择字线wl-s的电位设定为读出电压vcgrv。行控制电路12使源极侧选择栅极线sgs-s的电位从接地电压vss上升至电压vsg。

在选择串单元中，源极侧选择栅极线sgs-s的电位达到电压vsg时，选择晶体管st2接通，而源极线celsrc与半导体柱75b电连接。此时，在非选择串单元中，下部半导体柱75a进行通道升压。

在施加读出电压vcgrv时，选择单元接通的情况下，位线bl与源极线celsrc电连接，而位线bl进行放电。由此，位线bl的电位从电压vpre降低。传感放大器单元131传感位线bl的电位的降低。

在施加读出电压vcgrv时，选择单元断开的情况下，位线bl从源极线celsrc电性分离。由此，位线bl的电位维持电压vpre。传感放大器单元131传感位线bl的电位的维持。

像这样，在电压传感方式的数据的读出动作中，各传感放大器单元131传感位线bl有无电位变动。由此，判别存储单元mc的数据。

在存储单元的阈值电压的判定时，非选择串单元的下部半导体柱进行通道升压，因此，因下部半导体柱的电容成分引起的负载减少。

＜时刻t15a至时刻t16a＞

在时刻t15a，传感放大器单元131使位线bl的电位从电压vpre降低至接地电压vss。

在时刻t16a，行控制电路12使各选择栅极线sgd-s、sgm-s、sgs-s的电位从电压vsg降低至接地电压vss。行控制电路12使选择字线wl-s的电位从电压vcgrv降低至接地电压vss，并使非选择字线wl-us的电位从读出通过电压vread降低至接地电压vss。

由此，对于上部阵列层110b的存储单元的数据的读出结束。

[对于下部阵列层的存储单元的读出动作]

利用图18，对电压读出方式的闪速存储器中的来自下部阵列层的存储单元的数据的读出进行说明。图18是表示本实施方式的闪速存储器的读出动作时的各配线的电压波形的图。

＜时刻t11b＞

如图18所示，与图17的例同样地，基于读出指令及选择地址开始数据的读出动作后(时刻t0)，在时刻t11b，行控制电路12对选择串单元的各选择栅极线sgd-s、sgs-s、sgm-s施加电压vsg。

在选择下部阵列层110a的字线wll的情况下，行控制电路12对非选择串单元的漏极侧选择栅极线sgd-us施加接地电压vss。行控制电路12对选择串单元的源极侧选择栅极线sgs-s及非选择串单元的源极侧选择栅极线sgs-us施加电压vsg。行控制电路12对非选择串单元的中间选择栅极线sgm-us施加接地电压vss。

＜时刻t12b及时刻t13b＞

在时刻t12b，行控制电路12开始对字线wlu、wll施加电压vread。

在期间ta(时刻t12b～时刻t13b)，对源极侧选择栅极线sgs-s施加电压vsg，而选择晶体管st1接通。由此，非选择串单元的下部阵列层110a的半导体柱75a与源极线celsrc电连接。其结果为，除选择串单元的半导体柱75的残留电荷以外，在非选择串单元中，半导体柱75a的残留电荷也释放至源极线celsrc(或阱区域)。

在期间ta，对中间选择栅极线sgm-s施加接地电压vss。由此，非选择串单元中的上部阵列层110b的半导体柱75b从源极线celsrc电性分离。在上部阵列层110b中，半导体柱75b具有电性浮动的状态。

在时刻t13b，传感放大器单元131开始位线bl的充电。行控制电路12使所选择的源极侧选择栅极线sgs-s及非选择的源极侧选择栅极线sgs-us的电位从电压vsg降低至接地电压vss。行控制电路12对下部阵列层110a内的选择字线wl-s施加读出电压vcgrv。

＜时刻t14b＞

在时刻t14b，行控制电路12使源极侧选择栅极线sgs-s的电位从接地电压vss上升至电压vsg。通过晶体管st2接通，而源极线celsrc与半导体柱75a电连接。

通过施加读出电压vcgrv，而选择单元接通或断开。与选择单元的接通/断开对应的位线bl的电位的变化通过传感放大器单元131而传感。

其结果为，判别存储单元mc的数据。

在期间tc，在存储单元的数据的判别时，非选择串单元中的上部阵列层110b的半导体柱75a进行通道升压，而半导体柱75a与字线wlu之间的电容成分几乎未产生。

＜时刻t15b至时刻t16b＞

在时刻t15b，传感放大器单元131使位线bl的电位降低至接地电压vss。

在时刻t16b，行控制电路12使各选择栅极线sgd-s、sgm-s、sgs-s的电位降低至接地电压vss。行控制电路12使选择字线wl-s及非选择字线wl-us的电位降低至接地电压vss。

由此，对于下部阵列层110a内的存储单元的数据的读出结束。

另外，在本实施方式中，数据的写入动作及删除动作通过与第一实施方式相同的动作而执行。在写入动作时，应用图17及图18的动作作为验证动作。

像所述那样，本实施方式的闪速存储器即使于在闪速存储器的读出动作(及验证动作)时的存储单元的阈值电压的判定时应用电压传感方式的情况下，在动作时，也能够抑制读出干扰，并且能够削减选择区块内的某部分的电容成分。其结果为，能够减少因半导体柱的电容成分引起的负载。

因此，本实施方式的闪速存储器获得与第一实施方式相同的效果。

因此，第二实施方式的闪速存储器能够提升动作特性。

(3)第三实施方式

参照图19，对第三实施方式的存储器设备及其控制方法进行说明。

图19是表示本实施方式的闪速存储器的读出动作(或验证动作)时的各配线的电压波形的图。

在本实施方式中，在电流传感方式的闪速存储器中，对于上部阵列层的非选择字线的电压的施加时序与对于下部阵列层的非选择字线的电压的施加时序互不相同。

(动作例)

[对于上部阵列层的存储单元的读出动作]

＜时刻t1c及时刻t2c＞

如图19所示，开始数据读出后，在时刻t1c，对漏极侧选择栅极线sgd-s、sgd-us及所选择的中间选择栅极线sgm-s施加电压vsg。

在时刻t2c，在选择上部阵列层110b内的字线wl的情况下，开始对选择字线wl-s及上部阵列层110b内的非选择字线wl-us施加电压。

在本实施方式中，对于下部阵列层110a内的字线wll的电压的施加是在与对于选择字线wl-s所存在的上部阵列层110b内的字线wlu的电压不同的时序执行。

因此，在时刻t2c，对于字线wll的电压的施加不开始，而字线wll的电位维持为接地电压vss。

伴随字线wll的电位维持为接地电压vss，而所选择的源极侧选择栅极线sgs-s的电位维持为接地电压vss。

通过对字线wll施加接地电压vss，而下部阵列层110a内的存储单元断开。上部阵列层110b内的元件及配线不依存于所选择的源极侧选择栅极线sgs-s的选择晶体管st2的接通/断开而通过下部阵列层110a内的断开状态的存储单元mc而从源极线celsrc电性分离。

在通过施加接地电压vss而字线wll的存储单元mc断开的情况下，即使在开始对上部阵列层110b内的选择字线wl-s施加电压时选择源极侧选择栅极线sgs-s的电位维持为接地电压vss，也不会对读出动作产生不良影响。

＜时刻t3c至时刻t5c＞

在期间ta(时刻t2c～时刻t3c)的释放处理后，在时刻t3c，开始对下部阵列层110a内的字线(非选择字线)wll施加电压vread。关于选择串单元，开始对源极侧选择栅极线sgs-s施加电压vsg。

由此，在从时刻t3c到时刻t4c为止的期间tb内，与位线bl的充电一同地，将字线wll的电位设定为读出通过电压vread，并将选择源极侧选择栅极线sgs-s的电位设定为电压vsg。

在从时刻t4c到时刻t5c为止的期间tc内，在非选择串单元的下部半导体柱75a已进行通道升压的状态下，通过传感放大器单元131传感有无与选择单元的接通/断开对应的单元电流的产生。由此，读出选择单元的数据。

然后，在时刻t5c及时刻t6c，使字线wl及各选择栅极线sgd、sgs、sgm失效，而闪速存储器1的读出动作完成。

另外，在选择下部阵列层110a内的字线wl-l的情况下，对于下部阵列层110a内的字线wll的电压的施加在图19的时刻t2c开始。然后，对于上部阵列层110b内的字线wlu的电压的施加在图19的时刻t3c开始。

在该情况下，关于选择及非选择的串单元，对于各选择栅极线sgd、sgs、sgm的电压的施加时序与图13所示的例相同。但是，在期间ta，也可对选择串单元的选择栅极线sgd-s、sgm-s施加接地电压vss。

像所述那样，本实施方式的闪速存储器即使对于字线的控制的时序不同，也能够获得与所述实施方式实质上相同的效果。

(4)第四实施方式

参照图20，对第四实施方式的存储器设备进行说明。

图20是表示本实施方式的闪速存储器的读出动作(或验证动作)时的各配线的电压波形的图。

在本实施方式中，在电压传感方式的闪速存储器中，对于上部阵列的非选择字线的电压的施加时序与对于下部阵列的非选择字线的电压的施加时序互不相同。

(动作例)

[对于上部阵列层的存储单元的读出动作]

＜时刻t11c及时刻t12c＞

如图20所示，在时刻t11c，与图19所示的例同样地，对选择栅极线sgd-s、sgd-us、sgm-s施加电压vsg。

在时刻t12c，基于选择地址，选择上部阵列层110b内的字线wlu。开始对字线wlu施加电压。下部阵列层110a内的字线wll的电位维持为接地电压vss。

在从时刻t11c到时刻t13c为止的期间ta内，选择串单元及非选择串单元的源极侧选择栅极线sgs-s、sgs-us的电位维持为接地电压vss。由于下部阵列层110a内的存储单元断开，所以，nand串111的源极侧的选择晶体管st2也可断开。

在期间ta，半导体柱75a、75b内的电荷经由接通状态的漏极侧选择晶体管st1而释放至位线bl。

＜时刻t13c＞

在时刻t13c，开始位线的充电。

非选择串单元的漏极侧选择栅极线sgd-us的电位从电压vsg转变为接地电压vss。

对下部阵列层110a的字线(非选择字线)wll(wl-us)施加读出通过电压vread。

与期间ta连续地，在从时刻t12c到时刻t13c为止的期间tb内，源极侧选择栅极线sgs-s、sgs-us的电位维持为接地电压vss。

＜时刻t14c至时刻t15c＞

在时刻t14c，在选择串单元中，对源极侧选择栅极sgs-s施加电压vsg。连接于源极侧选择栅极线sgs-s的选择晶体管st2接通。源极线celsrc经由接通状态的选择晶体管st2而与选择串单元内的nand串111电连接。

在从时刻t14c到时刻t15c为止的期间tc内，根据选择单元的接通/断开而通过传感放大器单元131传感位线bl的电位的变动。其结果为，读出选择单元的数据。

在位线bl的电位的传感时，非选择串单元的下部柱进行通道升压，因此，因半导体柱的电容成分引起的负载减少。

另外，在选择下部阵列层110a内的字线wll的情况下，对于下部阵列层110a内的选择及非选择字线wll的电压的施加在图20的时刻t12c开始，对于上部阵列层110b内的字线wlu的电压的施加在图20的时刻t13c开始。在该情况下，对于各选择栅极线sgd、sgs、sgm的电压的施加时序与图18所示的例相同。但是，在期间ta，也可对选择串单元的选择栅极线sgd-s、sgm-s施加接地电压vss。

像这样，执行对于下部阵列层110a的存储单元的读出动作。

像所述那样，本实施方式的闪速存储器在电压传感型的闪速存储器中，即使对于字线的控制的时序不同，也能够提升动作特性。

(5)第五实施方式

参照图21及图22，对第五实施方式的存储器设备及其控制方法进行说明。图21及图22是表示本实施方式的闪速存储器的读出动作(或验证动作)时的各配线的电压波形的图。

在闪速存储器的数据的读出动作时，也可对源极线celsrc(sl)施加比接地电压vss高的电压vsrc。通过对源极线(及阱区域)施加正的电压vsrc，即使数据所对应的阈值分布的一部分存在于负的电压区域，也可根据相对的电位关系而视为存储单元的阈值电压具有正的电压值的状态。

以下，对在闪速存储器的读出动作中对源极线sl施加某电压vsrc(vsrc＞vss)的情况下的本实施方式的闪速存储器的动作例进行说明。在本实施方式中，闪速存储器中的各存储单元的阈值电压的判定通过电流传感方式而执行。

(动作例)

[对于上部阵列的读出动作]

＜时刻t1d＞

如图21所示，在时刻t1d，对漏极侧选择栅极线sgd-s、sgd-us、及选择串单元内的源极侧选择栅极线sgs-s施加电压vsg。

在本实施方式中，源极线驱动器15对源极线celsrc施加源极线电压vsrc。电压vsrc比接地电压vss高。例如，电压vsrc比电压vsg低。

在对源极线celsrc施加电压vsrc的情况下，行控制电路12对非选择串单元的源极侧选择栅极线sgs-us及中间选择栅极线sgm-us施加电压vsrc。

由于电压vsg远高于电压vsrc，所以，即使对晶体管st1、st2、st3的源极/漏极施加电压vsrc，栅极被施加电压vsg的选择晶体管st1、st2、st3也接通。另外，也可考虑电压vsrc的施加而对选择栅极线sgd、sgs、sgm施加比电压vsg高的电压。

例如，在时刻t1d，传感放大器单元131对位线bl施加电压vsrc。通过将位线bl的电位设定为与源极线celsrc的电位相同，能够抑制贯通电流在nand串111内流通。但是，在期间ta，位线bl的电位也可设定为接地电压vss。

另外，在非选择串单元中，即使对栅极施加电压vsrc，在对晶体管的源极/漏极施加电压vsrc的情况下，栅极与源极/漏极之间的电位也实质上相等，因此，选择晶体管st1、st2、st3为断开状态。

＜时刻t2d至时刻t3d＞

在时刻t2d，开始对字线wlu、wll施加电压。与所述实施方式同样地，在期间ta，残留电荷经由接通状态的选择晶体管st1、st2从半导体柱75释放至位线bl或源极线celsrc。在非选择串单元中，下部阵列层110a的半导体柱75a通过断开状态的选择晶体管st2、st3而从位线bl及源极线celsrc电性分离。

在时刻t3d，对多条字线wlu、wll中的上部阵列层110b内的选择字线wl-s的电位以设定为读出电压vcgrv的方式进行控制。非选择的漏极侧选择栅极线sgd-us的电位从电压vsg降低至电压vsrc。

另外，在期间ta，位线bl的电位设定为接地电压vss的情况下，在时刻t3d，开始位线bl的充电。

＜时刻t4d至时刻t6d＞

在从时刻t4d到时刻t5d为止的期间tc内，传感位线bl中有无产生电流。在期间tc，源极线celsrc及非选择的选择栅极线sgd-us、sgm-us、sgs-us的电位维持为电压vsrc。

在期间tc，在非选择串单元中，下部阵列层110a的半导体柱75a进行通道升压，而字线wl与半导体柱75a之间的电容成分几乎未产生。因此，在因半导体柱75a的寄生电容引起的负载减轻的状态下，判定存储单元的阈值电压的状态。

在时刻t5d，位线bl的电位设定为接地电压vss。

在时刻t6d，字线wlu、wll的电位、及选择栅极线sgd、sgm、sgs的电位设定为接地电压vss。

在从时刻t3d到时刻t6d为止的期间内，源极线celsrc的电位、非选择的选择栅极线sgd-us、sgm-us、sgs-us的电位维持为电压vsrc。

在时刻t6d，源极线驱动器15控制源极线celsrc，将源极线celsrc的电位设定为接地电压vss。行控制电路12将非选择的选择栅极线sgd-us、sgm-us、sgs-us的电位设定为接地电压vss。

由此，本实施方式的闪速存储器中的来自上部阵列层110b内的存储单元mc的数据的读出结束。

[对于下部阵列层的存储单元的读出动作]

利用图22，对来自下部阵列层内的存储单元的数据的读出进行说明。

＜时刻t1e＞

在对于下部阵列层110a的读出动作时，在时刻t1e，对源极线celsrc、及非选择串单元的漏极侧选择栅极线sgd-us、sgm-us施加电压vsrc。对非选择串单元的源极侧选择栅极线sgs-us施加电压vsg。

关于选择串单元的各选择栅极线sgd-s、sgs-s、sgm-s的电位，与图21的例同样地进行控制。

＜时刻t2e至时刻t3e＞

在时刻t2e，开始对字线wlu、wll施加电压。

在期间ta，残留电荷经由接通状态的晶体管st1、st2、st3而释放至位线bl或源极线celsrc。

在时刻t3e，将下部阵列层110a的选择字线wl-s的电位设定为读出电压vcgrv，并且将非选择的源极侧选择栅极线sgs-us的电位设定为电压vsrc。

＜时刻t4e至时刻t6e＞

在位线bl被充电为特定的电位vpre后，与图21的例同样地，在期间tc内，传感位线bl的电流。在期间tc，非选择串单元的上部半导体柱75b进行通道升压，而因所述上部半导体柱75b的电容成分引起的负载减少。

然后，在时刻t5e及时刻t6e，将各配线的电位设定为接地电压vss。

像所述那样，本实施方式的闪速存储器中的来自下部阵列层110a内的存储单元的数据的读出结束。

另外，在验证动作中，也可通过应用与图21或图22所示的动作类似的动作而判定写入动作时的存储单元的阈值电压的状态。

像本实施方式这样，在对源极线celsrc(sl)施加比接地电压高的电压vsrc的状态下执行读出动作(或验证动作)的情况下，本实施方式的闪速存储器也能够提升动作特性。

(6)第六实施方式

参照图23及图24，对第六实施方式的存储器设备及其控制方法进行说明。图23及图24是表示实施方式的闪速存储器的读出动作(或验证动作)时的各配线的电压波形的图。

在闪速存储器的读出动作(或验证动作)通过电压传感方式执行的情况下，也可对源极线sl施加电压vsrc。

以下，对本实施方式的闪速存储器在对源极线sl施加电压vsrc的状态下执行电压传感方式的存储单元的阈值电压的判定的例进行说明。

(动作例)

[对于上部阵列层的读出动作]

利用图23，对本实施方式的闪速存储器中的电压传感方式的对于上部阵列层的存储单元的读出动作进行说明。

＜时刻t11d至时刻t12d＞

如图23所示，在时刻t11d，对漏极侧选择栅极线sgd-s、sgd-us、源极侧选择栅极线sgs-s、及中间选择栅极线sgm-us施加电压vsg。在非选择串单元中，对中间选择栅极线sgm-us及源极侧选择栅极线sgs-us施加电压vsrc。

对源极线celsrc施加电压vsrc。例如，对位线bl施加电压vsrc。

像所述那样，选择串单元的各选择晶体管st1、st2、st3接通，且非选择串单元的漏极侧选择晶体管st1接通。

在期间ta(时刻t12d～时刻t13d)，半导体柱75内的电荷经由接通状态的选择晶体管st1、st2、st3而释放至位线bl或源极线celsrc。

＜时刻t13d＞

在时刻t13d，开始位线bl的充电。

源极侧选择栅极线sgs-s的电位从电压vsg降低至电压vsrc。由此，连接于源极侧选择栅极线sgs-s的选择晶体管st2断开，在选择串单元中，位线bl及半导体柱75在与源极线celsrc电性分离的状态下进行充电。

非选择的漏极侧选择栅极线sgd-us的电位从电压vsg降低至电压vsrc，而选择晶体管st2断开。

上部阵列层110b内的选择字线wl-s的电位设定为读出电压vcgrv。

＜时刻t14d＞

在时刻t14d，在选择串单元中，源极侧选择栅极线sgs-s的电位从电压vsrc上升至电压vsg。由此，选择晶体管st2接通，而下部半导体柱75a与源极线celsrc电连接。

在期间tc，传感位线bl的电位，将上部阵列层110b内的存储单元的数据读出。此时，在非选择串单元中，通过下部阵列层110a内的半导体柱75a的通道升压而半导体柱75a与字线wll之间的电容成分减少。

＜时刻t15d及时刻t16d＞

在时刻t15d，停止对位线bl充电，而位线bl的电位设定为接地电压vss。

在时刻t16d，字线wlu、wll的电位、及所选择的选择栅极线sgd-s、sgm-s、sgs-s的电位设定为接地电压vss。非选择的选择栅极线sgd-us、sgm-us、sgs-su的电位设定为接地电压vss。

源极线驱动器15将源极线celsrc的电位设定为接地电压vss。

像所述那样，本实施方式的闪速存储器中的来自上部阵列层110b内的存储单元的数据的读出结束。

[对于下部阵列层的存储单元的读出动作]

利用图24，对本实施方式的闪速存储器中的电压传感方式的对于下部阵列的读出动作进行说明。

＜时刻t11e及时刻t12e＞

如图24所示，在时刻t11e，除对选择串单元的各选择栅极线sgd-s、sgs-s、sgm-s施加电压vsg以外，也对非选择串单元的源极侧选择栅极线sgs-us施加电压vsg。

对非选择的漏极侧选择栅极线sgd-us、及非选择的中间选择栅极线sgm-us施加电压vsrc。

与图23的例同样地，对源极线celsrc及位线bl施加电压vsrc。

在期间ta，半导体柱75内的电荷经由接通状态的选择晶体管st1、st2、st3而释放至位线bl或源极线celsrc。

此时，在非选择串单元su中，上部半导体柱75b从位线bl及下部半导体柱75a电性分离。

＜时刻t13e＞

在时刻t13e，为了位线bl及半导体柱75的充电，而源极侧选择栅极线sgs-s、sgs-us的电位从电压vsg降低至电压vsrc。由此，源极侧选择晶体管st2断开。

下部阵列层110a内的选择字线wl-s的电位朝向读出电压vcgrv降低。

＜时刻t14e至时刻t16e＞

在时刻t14e，在选择串单元中，源极侧选择栅极线sgs-s的电位从电压vsrc上升至电压vsg。由此，选择晶体管st2接通，而下部半导体柱75a与源极线celsrc连接。

传感与选择单元的接通/断开对应的位线bl的电位状态，将下部阵列层110a内的存储单元的数据读出。

在下部阵列层110a的存储单元的数据读出时，在非选择串单元中，通过上部阵列层110b内的半导体柱75b的通道升压而半导体柱75b与字线wlu之间的电容成分减少。其结果为，因字线-上部半导体柱的电容成分引起的负载电流削减。

与图23的例同样地，在时刻t15e及时刻t16e，使各配线失效。

像所述那样，本实施方式的闪速存储器中的来自下部阵列层110a内的存储单元的数据的读出结束。

即使于在对源极线celsrc施加比接地电压vss高的电压vsrc的状态下执行读出动作的情况下，本实施方式的闪速存储器也能够执行电压传感方式的读出动作。

像所述那样，本实施方式的闪速存储器与所述实施方式同样地，能够提升动作特性。

(7)第七实施方式

参照图25，对第七实施方式的存储器设备及其控制方法进行说明。图25是表示实施方式的闪速存储器的读出动作(或验证动作)时的各配线的电压波形的图。

在电流传感方式的闪速存储器的读出动作中，即使为在对源极线sl(celsrc)施加电压vsrc的状态下执行数据读出的情况，也可在包含选择字线的阵列层与不包含选择字线的阵列层之间使字线的电压的控制时序不同。通过使选择区块的字线的一部分在动作的初始时失效，而选择区块内产生的单元电流的量削减。其结果为，本实施方式的闪速存储器能够降低消耗电力。

[对于上部阵列层的存储单元的读出动作]

利用图25，对本实施方式的闪速存储器中的电流传感方式的对于上部阵列层的读出动作进行说明。

＜时刻t1f＞

如图25所示，在时刻t1f，对漏极侧选择栅极线sgd-s、sgd-us、及中间选择栅极线sgm-s施加电压vsg。对源极侧选择栅极线sgs-s、sgs-us及中间选择栅极线sgm-us施加电压vsrc。

对源极线celsrc及位线bl施加电压vsrc。由于晶体管的栅极的电位与源极/漏极的电位实质上相等，所以，栅极被施加电压vsrc的晶体管st2、st3维持断开状态。

＜时刻t2f＞

在上部阵列层110b内的字线wlu选择为读出动作的对象的情况下，在时刻t2f，开始对字线wlu施加电压。

下部阵列层110a内的字线wll的电位维持为接地电压vss。由于下部阵列层110a的存储单元为断开状态，所以，源极侧的选择晶体管st2也可为断开状态。在该情况下，在时刻t1f及时刻t2f，对选择串单元的源极侧选择栅极线sgs-s施加电压vsrc。

＜时刻3f＞

在时刻t3f，与选择字线wl-s中的读出电压vcgrv的控制一同地，开始对下部阵列层110a内的字线(非选择字线)wll施加电压。

在选择串单元中，源极侧选择栅极线sgs-s的电位从电压vsrc上升至电压vsg。

在非选择串单元中，漏极侧选择栅极线sgd-us的电位从电压vsg降低至电压vsrc。由此，非选择串单元的漏极侧的选择晶体管st1断开。

在从时刻2f到时刻3f为止的期间ta内，残留电荷经由接通状态的晶体管st1、st3及存储单元mc而从半导体柱75释放至位线bl。在期间ta，下部阵列层110a的字线wll的电位设定为接地电压vss，由此，存储单元mc断开。上部阵列层110b的半导体柱75b从源极线celsrc电性分离。在期间ta，即使所选择的源极侧选择栅极线sgs-s的电位设定为电压vsrc，也几乎不会对半导体柱75b内的残留电荷的去除产生不良影响。

＜时刻t4f至时刻t6f＞

在期间tb的位线bl的充电后，在从时刻t4f到时刻t5f为止的期间tc内，在非选择串单元的下部半导体柱75a的电容成分(负载)减少的状态下，传感位线bl中有无产生电流。

然后，将各配线的电位设定为接地电压vss。

由此，本实施方式的闪速存储器中的来自上部阵列层110b内的存储单元的数据的读出结束。

在下部阵列层110a的字线wll选择为读出对象的情况下，位线bl、源极线celsrc、及各选择栅极线sgs、sgd、sgm的电位的控制与图22的例相同。

但是，在本实施方式中，对于字线wll、wlu的电压的控制与图25所示的例不同。对于下部阵列层110a的字线wll的电压的施加在图25的时刻t2f开始。选择字线wl-s中的读出电压vcgrv的施加及对于上部阵列层110b的字线wlu的电压的施加在图25的时刻t3f开始。

像这样，执行对于下部阵列层110a的存储单元的读出动作。

像所述那样，如图25所示，对于各配线的电压的施加得到控制的情况下，也能够执行选择区块的半导体柱内的残留电荷的释放处理，而能够减少数据读出时的非选择串单元的电容成分。

因此，本实施方式的闪速存储器与所述实施方式同样地，能够提升动作特性。

(8)第八实施方式

参照图26，对第八实施方式的存储器设备及其控制方法进行说明。图26是表示本实施方式的闪速存储器的读出动作(或验证动作)时的各配线的电压波形的图。

在电压传感方式的闪速存储器的读出动作中，即使为对源极线sl施加电压vsrc而执行的情况，也可在包含选择字线的阵列层与不包含选择字线的阵列层之间使字线的电压的控制时序不同。

(动作例)

[对于上部阵列层的存储单元的读出动作]

利用图26，对本实施方式的闪速存储器中的电压传感方式的对于上部阵列层的存储单元的读出动作进行说明。

＜时刻t11f及时刻t12f＞

如图26所示，与所述例(例如，图23的例)同样地，在时刻t11f，开始选择栅极线sgd、sgs、sgm、位线bl及源极线celsrc的电位的控制。选择串单元的源极侧选择栅极线sgs-s的电位设定为电压vsrc。

然后，在选择上部阵列层110b的字线wlu的情况下，在时刻t11f，开始对上部阵列层110b的字线wlu施加电压。下部阵列层110a内的字线wll的电位维持为接地电压vss。

由于下部阵列层110a内的存储单元断开，所以，上部半导体柱75b不与源极线celsrc连接。因此，在选择串单元中，也可为选择栅极线sgs-s的电位设定为电压vsrc，选择晶体管st2断开。

在期间ta，残留电荷经由接通状态的晶体管而从半导体柱75释放至位线bl。

＜时刻t13f＞

在时刻t13f，开始位线bl的充电。非选择的漏极侧选择栅极线sgd-us的电位从电压vsg降低至电压vsrc。

对下部阵列层110a内的字线wll施加电压vread。上部阵列层110b内的选择字线wl-s的电位朝向读出电压vcgrv降低。

＜时刻t14f至时刻t16f＞

经过期间tb后，在时刻t14f，在选择串单元中，源极侧选择栅极线sgs-s的电位从电压vsrc上升至电压vsg。由此，在选择串单元中，选择晶体管st2接通，而源极线celsrc与半导体柱75b电连接。

在期间tc，在非选择串单元的下部半导体柱75a已进行通道升压的状态下，传感位线bl的电位的状态。由此，读出存储单元的数据。在期间tc，非选择串单元中的各选择栅极线sgd-us、sgm-us、sgs-us的电位维持为电压vsrc。

然后，在时刻t15f及时刻t16f，将各配线的电位设定为接地电压vss。

像所述那样，对于上部阵列层110b内的存储单元的数据的读出动作完成。

[对于下部阵列的读出动作]

在下部阵列层110a的字线wll选择为读出对象的情况下，位线bl、源极线celsrc、及各选择栅极线sgs、sgd、sgm的电位的控制与图24的例相同。

但是，在本实施方式中，对于字线wll、wlu的电压的控制与图26所示的例不同。对于下部阵列层110a的字线wll的电压的施加在图26的时刻t12f开始。对于选择字线wl-s的电压vcgrv的施加、及对于上部阵列层110b的字线wlu的电压的施加在图26的时刻t13f开始。

像这样，执行对于下部阵列层110a的存储单元的数据的读出。

如图26所示，对于各配线的电压的施加得到控制的情况下，也能够执行选择区块的半导体柱内的释放处理，而能够减少数据读出时的非选择串单元的电容成分及因该电容成分引起的负载。

因此，本实施方式的闪速存储器与所述实施方式同样地，能够提升动作特性。

(9)第九实施方式

参照图27及图28，对第九实施方式的存储器设备及其控制方法进行说明。

如图7及图8所示，下部阵列层110a及上部阵列层110b分别包含中间选择栅极线sgmu、sgml。在该情况下，下部阵列层110a内的中间选择栅极线sgm的电位与上部阵列100b内的中间选择栅极线sgm的电位也可相互独立地进行控制。

以下，为了说明的明确化，将下部阵列层110a的中间选择栅极线表记为下部中间选择栅极线sgml(sgml-s、sgml-us)，将上部阵列层110b的中间选择栅极线表记为上部中间选择栅极线sgmu(sgmu-s、sgmu-us)。

(动作例)

以下，利用图27及图28，对本实施方式的闪速存储器的动作例进行说明。例如，在本实施方式中，在闪速存储器的读出动作时应用电流传感方式的读出动作。

[对于上部阵列的读出动作]

图27是用来对本实施方式的闪速存储器的读出动作中的来自上部阵列内的存储单元的数据的读出进行说明的电压波形图。

＜时刻t1g＞

像所述那样，在时刻t0，定序器19开始读出动作。基于选择地址，将上部阵列层110b内的多条字线wlu中的1条设定为选择字线wl-s。

如图27所示，在时刻t1g，通过行控制电路12对选择串单元内的各选择栅极线sgd-s、sgs-s、sgmu-s、sgml-s施加电压vsg。

关于非选择串单元，行控制电路12对漏极侧选择栅极线sgd-us施加电压vsg，对源极侧选择栅极线sgs-us施加接地电压vss。

在本实施方式中，在对上部阵列层110b的存储单元执行数据读出的情况下，行控制电路12针对各个非选择串单元，对2条中间选择栅极线sgm-us、sgml-us中、选择字线wl-s所属的上部阵列层110b内的中间选择栅极线sgmu-us施加接地电压vss，对下部阵列层110a内的中间选择栅极线sgml-us施加电压vsg。

由此，在非选择串单元中，中间选择栅极线sgmu-us的选择晶体管st3u断开，且连接于中间选择栅极线sgml-us的选择晶体管st3l接通。断开状态的选择晶体管st3u属于与选择字线wl-s相同的阵列层110b内，接通状态的中间选择晶体管st3l属于与选择字线wl-s不同的阵列层110a内。

＜时刻t2g至时刻t3g＞

在时刻t2g，开始对字线wlu、wll施加电压。在期间ta，选择串单元的半导体柱75a、75b内的电荷、及非选择串单元的上部半导体柱75b的电荷经由接通状态的晶体管而释放至位线bl或源极线celsrc。

在时刻t3g，开始位线bl的充电。以将字线wlu中选择字线wlk的电位设定为读出电压vcgrv的方式控制选择字线wlk。

在非选择串单元中，漏极侧选择栅极线sgd-usel的电位从电压vsg降低至接地电压vss。

＜时刻t4g至时刻t6g＞

在选择字线wlk的电位达到读出电压vcgrv后，在时刻t4g，在非选择串单元的半导体柱75的一部分(此处为下部半导体柱75a)已进行通道升压的状态下，传感位线bl的电流。在本实施方式中，与所述例同样地，因半导体柱所包含的电容成分引起的负载减轻，而判别存储单元所保存的数据。

然后，在时刻t5x及时刻t6x，控制各配线的电位，将各配线的电位设定为接地电压vss。

像所述那样，本实施方式的闪速存储器中的来自上部阵列层的存储单元的数据的读出结束。

[对于下部阵列层的存储单元的读出动作]

图28是用来对本实施方式的闪速存储器的读出动作中的来自下部阵列层内的存储单元的数据的读出进行说明的电压波形图。

＜时刻t1h＞

与图27的例同样地，在时刻t0，定序器19开始读出动作。基于选择地址，将下部阵列层110a内的多条字线wll中的1条设定为选择字线wl-s。

在时刻t1h，通过行控制电路12对选择串单元内的各选择栅极线sgd-s、sgs-s、sgmu-s、sgml-s施加电压vsg。

关于非选择串单元，对漏极侧选择栅极线sgd-us施加接地电压vss，对源极侧选择栅极线sgs-us施加电压vsg。

在对下部阵列层110a的存储单元执行数据读出的情况下，不同于图27的例，针对各个非选择串单元，对上部阵列层110b内的中间选择栅极线sgmu-us施加电压vsg，对选择字线所属的下部阵列100a内的中间选择栅极线sgml-us施加接地电压vss。

由此，在非选择串单元中，上部阵列层110b内的选择晶体管st3u接通，且下部阵列层110a内的选择晶体管st3l断开。接通状态的选择晶体管st3u属于与选择字线不同的阵列层110b内，断开状态的选择晶体管st3l属于与选择字线wl-s相同的阵列层110a内。

＜时刻t2h至时刻t3h＞

在时刻t2h，开始对字线wlu、wll施加电压。

在期间ta内，半导体柱75内的电荷释放至位线bl或源极线celsrc。

在时刻t3h，开始位线bl的充电。对下部阵列层110a内的选择字线wls的电位以设定为读出电压vcgrv的方式进行控制。在非选择串单元中，源极侧选择栅极线sgs-us的电位从电压vsg降低至接地电压vss。

＜时刻t4h至时刻t6h＞

在选择字线wlk的电位达到读出电压vcgrv后，在时刻t4h，传感位线bl的电流。由此，在因半导体柱的寄生电容引起的负载减少的状态下，判别存储单元所保存的数据。

然后，在时刻t5h及时刻t6h，控制各配线的电位，将各配线的电位设定为接地电压vss。

由此，本实施方式的闪速存储器中的对于下部阵列的读出动作结束。

另外，图27及图28的动作也可应用于验证动作。

在本实施方式中，在图27及图28的读出动作中，源极线celsrc的电位也可如图21及图22的例那样设定为比接地电压vss高的电压vsrc。在本实施方式中，对于字线wl的电压的施加时序也可如图19及图25的例那样，对应于包含选择字线wl-s的阵列层而在下部阵列层110a与上部阵列层110b之间不同。

(总结)

在本实施方式的闪速存储器中，串单元内的多条中间选择栅极线能够相互独立地进行控制。

在读出动作时的半导体柱的残留电荷的释放期间ta，对非选择串单元的多条中间选择栅极线中包含选择字线的阵列层内的中间选择栅极线sgml施加接地电压vss，对不包含选择字线的阵列层的中间选择栅极线施加电压(晶体管st3的接通电压)vsg。

本实施方式的闪速存储器通过将2条中间选择栅极线sgml、sgmu中的一选择栅极线sgm的选择晶体管st3接通，而晶体管能够使2条中间选择栅极线间的区域(接合部的附近区域)进行通道升压。由此，本实施方式的闪速存储器能够进一步减少因半导体柱的寄生电容引起的负载。

在经积层的半导体柱75a、75b的接合部，上部阵列层110b的最下层的导电层与下部阵列层110a的最上层的导电层之间的距离比在同一阵列层内相邻的字线间的距离(间隔)长。另外，因制造工艺而导致半导体柱的上端与半导体柱的下端不同，因此，接合部999的附近的形状不均匀。因此，容易在接合部999的附近产生相对较大的电位梯度。有可能因该电位梯度而导致在接合部999产生热载流子。

在接合部999产生的热载流子因包含选择字线wl-s的阵列层110内的连接于选择栅极线sgm的晶体管st3为断开状态、及经积层的中间选择栅极线sgm间的接合部999的距离相对较长而不易到达至包含选择字线的阵列层内。

其结果为，本实施方式的闪速存储器能够抑制热载流子产生型的读出干扰。

像所述那样，本实施方式的闪速存储器能够提升动作特性。

(10)第十实施方式

参照图29及图30，对第十实施方式的存储器设备及其控制方法进行说明。

在执行电压传感方式的读出动作的闪速存储器中，上部阵列层110b内的中间选择栅极线sgmu与下部阵列层110a内的中间选择栅极线sgml也可相互独立地进行控制。

(动作例)

[对于上部阵列层的读出动作]

图29是用来对本实施方式的闪速存储器的读出动作中的来自上部阵列层内的存储单元的数据的读出进行说明的电压波形图。

＜时刻t11g＞

如图28所示，在读出动作的开始时(时刻t0)，基于选择地址，将上部阵列层110b内的字线wlu设定为选择字线wl-s。

在时刻t11g，通过行控制电路12对选择串单元内的各选择栅极线sgd-s、sgs-s、sgmu-s、sgml-s施加电压vsg。

关于非选择串单元，对漏极侧选择栅极线sgd-us施加电压vsg，对源极侧选择栅极线sgs-us施加接地电压vss。

在本实施方式中，关于非选择串单元，对上部阵列层110b内的中间选择栅极线sgmu-us施加接地电压vss，对下部阵列层110a内的中间选择栅极线sgml-us施加电压vsg。

由此，在非选择串单元中，包含选择字线wl-s的阵列层110a内的选择晶体管st3u断开，且不包含选择字线wl-s的阵列层110b内的选择晶体管st3l接通。

＜时刻t12g至时刻t13g＞

在时刻t12g，开始对字线wlu、wll施加电压。

在期间ta的电荷的释放处理后，在时刻t13g，开始位线bl的充电。以上部阵列层110b内的选择字线wl-s的电位设定为读出电压vcgrv的方式控制选择字线wl-s。源极侧选择栅极线sgs-s的电位从电压vsg降低至电压vss。

在非选择串单元中，漏极侧选择栅极线sgd-us的电位从电压vsg降低至接地电压vss。中间选择栅极线sgml-us的电位维持为电压vsg。

＜时刻t14g至时刻t16g＞

在选择字线wl-s的电位达到读出电压vcgrv后，在时刻t14g，在选择串单元中，对源极侧选择栅极线sgs-s施加电压vsg。经由接通状态的选择晶体管st2而下部半导体柱75a施加至源极线celsrc。传感位线bl的电位。像这样，在非选择串单元的下部半导体柱75a已进行通道升压的状态下，判别存储单元所保存的数据。

然后，与所述动作例同样地，在时刻t15g及时刻t16g，控制各配线的电位，将各配线的电位设定为接地电压vss。

像所述那样，本实施方式的闪速存储器中的对于上部阵列层110b的存储单元的读出动作结束。

[对于下部阵列层的存储单元的读出动作]

图30是用来对本实施方式的闪速存储器的读出动作中的来自下部阵列层110a内的存储单元的数据的读出进行说明的电压波形图。

＜时刻t11h＞

与图29的例同样地，在时刻t0，基于选择地址，将下部阵列层110a内的字线wll设定为选择字线wl-s。

在时刻t11h，对选择串单元内的各选择栅极线sgd-s、sgs-s、sgmu-s、sgml-s施加电压vsg。

关于非选择串单元，对漏极侧选择栅极线sgd-us施加接地电压vss，对源极侧选择栅极线sgs-us施加电压vsg。在对下部阵列层110a的存储单元执行数据读出的情况下，不同于图29的例，针对各个非选择串单元，对中间选择栅极线sgmu-us施加电压vsg，对中间选择栅极线sgml-us施加接地电压vss。

由此，在非选择串单元中，上部阵列层110b内的选择晶体管st3u接通，且包含选择字线wl-s的下部阵列层110a内的选择晶体管st3l断开。

＜时刻t12h至时刻t13h＞

在时刻12h，开始对字线wlu、wll施加电压。

在半导体柱内的残留电荷的释放处理后，在时刻t13h，与位线bl的充电的开始一同地，对下部阵列层110a内的选择字线wl-s的电位以设定为读出电压vcgrv的方式进行控制。

在选择及非选择串单元中，源极侧选择栅极线sgs-s、sgs-us的电位设定为接地电压vss。

＜时刻t14h至时刻t16h＞

在时刻t14h，选择字线wl-s的电位达到读出电压vcgrv后，将源极侧选择栅极线sgs-s的电位设定为电压vsg。

在非选择串单元的上部半导体柱75b已进行通道升压的状态下，传感位线bl的电位。由此，判别存储单元所保存的数据。

然后，在时刻t15z及时刻t16z，控制各配线的电位，将各配线的电位设定为接地电压vss。

像所述那样，本实施方式的闪速存储器中的对于下部阵列的读出动作结束。

像本实施方式这样，即使为闪速存储器通过电压传感方式执行读出动作的情况，本实施方式的闪速存储器也能够获得与第九实施方式相同的效果。

另外，也可对本实施方式的闪速存储器应用如图20及图26的非选择字线的激活时序的控制、及如图23及图24的源极线的电位的控制。

(11)变化例

参照图31至图34，对实施方式的存储器设备及其控制方法的变化例进行说明。

(a)变化例1

＜构造例＞

图31是用来对实施方式的闪速存储器的构造的变化例进行说明的示意性剖视图。

如图31所示，在变化例的闪速存储器的存储单元阵列中，区块也可包含3个以上的阵列层110a、110b、110x。

3个阵列层110a、110b、110x沿相对于衬底的表面垂直的方向积层。为了说明的明确化，将设置在下部阵列层110a与上部阵列层110b之间的阵列层110x称为中间阵列层110x。

中间阵列层110x包含多个半导体柱(以下，称为中间半导体柱)75x。中间半导体柱75x的下端与下部半导体柱75a的状态接触，中间半导体柱75x的上端与上部半导体柱75b的下端接触。

例如，中间阵列层110x在中间阵列层110x的上部(上部阵列层侧)内包含中间选择栅极线sgm0b、sgm1b，在中间阵列层110x的下部(下部阵列层侧)内包含中间选择栅极线sgm0c、sgm1c。

中间选择栅极线sgm0b、sgm1b设置在上部阵列层110b与中间阵列层110x的交界区域内。中间选择栅极线sgm0c、sgm1c设置在下部阵列层110a与中间阵列层110x的交界区域内。

在中间阵列层110x内，中间选择栅极线sgm0b、sgm0c间的导电层71作为字线wl发挥功能。中间选择栅极线sgm1b、sgm1c间的导电层71也作为字线wl发挥功能。另外，中间阵列层110x的字线wl的一部分也可用作虚设字线。

以下，为了说明的明确化，将上部阵列层110b内的中间选择栅极线sgm表记为中间选择栅极线sgm0a、sgm1a。将下部阵列层110a内的中间选择栅极线sgm表记为中间选择栅极线sgm0d、sgm1d。

在各串单元su中，各阵列层110a、110b、110x内的中间选择栅极线sgm的电位可相互独立地进行控制。由此，能够相互独立地控制中间阵列层110x与上部阵列层110b之间的电连接、及中间阵列层110x与上部阵列110b之间的电连接。

＜动作例＞

参照图31及图32，对本变化例的闪速存储器的动作例进行说明。图31及图32是示意性地表示本变化例的闪速存储器的动作例的图。在本例中，闪速存储器的读出动作中的各配线的电位的控制时序与第一至第十实施方式中所说明的动作例实质上相同。此处，对所述闪速存储器的读出动作的期间(电荷的释放期间)ta的各中间选择栅极线sgm的电位的关系进行说明。

图31示意性地表示选择上部阵列层110b内的字线wl的情况下的读出动作时的各中间选择栅极线sgm的电位的关系。另外，在图31中，串单元su0选择为动作对象。

如图31所示，在从选择栅极线的电位的控制的开始起直到对于选择字线wl-s的读出电压的施加开始为止的期间ta内，对选择串单元su0的各选择栅极线sgd0、sgs0、sgm0(sgm0a～sgm0d)施加h电平的电压vsg，而选择晶体管st1、st2、st3接通。

在期间ta，在非选择的串单元su2、su3中，通过对漏极侧选择栅极线sgd2、sgd3施加电压vsg而选择晶体管st1接通。由此，在上部阵列层110b内，半导体柱75b的电荷释放至位线(未图示)。其结果为，读出干扰得到抑制。

此时，关于非选择的串单元su2、su3，对中间选择栅极线sgm1a、sgm1b、sgm1c、sgm1d施加l电平的电压vss，而选择晶体管st3断开。

由此，下部阵列层110a内及中间阵列层110x的半导体柱75a、75x从上部阵列层110b的半导体柱75a、位线bl及源极线celsrc电性分离。

因此，在相对上部阵列层110b的存储单元读出数据时，中间阵列层110x内的部分99x的半导体柱75x、及下部阵列层110a内的部分99a的半导体柱75a进行通道升压。

由此，因上部及中间半导体柱75a、75x的电容成分引起的负载削减。

像下述那样，通过与此类似的控制，执行对于中间阵列层110x及下部阵列层110a的存储单元的数据的读出。

图32的(a)示意性地表示选择中间阵列层110x内的字线wl的情况下的读出动作时的各中间选择栅极线sgm的电位的关系。

在期间ta，在非选择串单元su2、su3中，对中间选择栅极线sgm1a、sgm1b施加h电平的电压vsg。由此，在非选择串单元中，除上部半导体柱75b以外，中间半导体柱75x也与位线(未图示)电连接。由此，中间半导体柱75x内的电荷释放至位线bl。其结果为，读出干扰得到抑制。

在该情况下，在相对中间阵列层110x的存储单元读出数据时，在非选择串单元中，下部阵列层110a内的部分99a的半导体柱75a进行通道升压，而因下部半导体柱75a的寄生电容引起的负载削减。

另外，如果对下部阵列层110a内的中间选择栅极线sgm1d施加l电平的电压vss，则也可对中间选择栅极线sgm1c施加h电平的电压vsg。

为了非选择串单元中的对于中间阵列层110x内的半导体柱75x的电荷的释放处理，也可对上部阵列层110b侧的中间选择栅极线sgm1b施加电压vss，对下部阵列层110a侧的中间选择栅极线sgm1c施加电压vsg。在该情况下，在非选择串单元中，对下部阵列层110a的中间选择栅极线sgm1d及源极侧选择栅极线sgs1施加电压vsg，对上部阵列层110b的漏极侧选择栅极线sgm2、sgm3施加电压vss。

由此，中间阵列层110x内的半导体柱75x的电荷经由下部阵列层110a内的半导体柱75a而释放至源极线(未图示)。

图32的(b)示意性地表示选择下部阵列层110a内的字线wl的情况下的读出动作时的各中间选择栅极线sgm的电位的关系。

在期间ta，在非选择串单元su2、su3中，对漏极侧选择栅极线sgd1、sgd2、sgd3施加电压vss，对源极侧选择栅极线sgs0、sgs1施加电压vsg。由此，非选择串单元的半导体柱75从位线电性分离而与源极线电连接。

对非选择的中间选择栅极线sgm1a、sgm1b、sgm1c、sgm1d施加l电平的电压vss。由此，在非选择串单元中，上部阵列层110b及中间阵列层110x的各半导体柱75a、75x从下部阵列层110a的半导体柱75a电性分离。

因此，下部半导体柱75a内的电荷释放至源极线，而读出干扰得到抑制。

在相对下部阵列层110a的存储单元读出数据时，上部阵列层110b内的部分99b内的半导体柱75b、及上部阵列层110b的部分99b的半导体柱75a进行通道升压。其结果为，因下部及上部半导体柱75a、75b的寄生电容引起的负载削减。

另外，如图32的(b)所示，为了中间阵列层110x内的半导体柱75x的电荷的释放，也可对中间选择栅极线sgm1c、sgm1d施加h电平的电压vsg。在该情况下，读出干扰的产生进一步得到抑制。

像本变化例这样，即使为存储单元阵列11包含3个阵列层的情况，也能够对选择区块bk内的非选择串单元的半导体柱的一部分进行通道升压，由此，能够抑制读出干扰，并且能够削减读出动作(或验证动作)时的电容成分。

因此，本变化例的闪速存储器能够削减消耗电力，并且能够抑制动作速度降低。

(b)变化例2

图33是用来对实施方式的闪速存储器的构造的变化例进行说明的图。图33表示本变化例的闪速存储器的截面构造。

如图33所示，各选择栅极线sgd、sgs、sgm及字线wl也可针对每一串单元su而分离。在各串单元间设置着源极线接点celsrc。各串单元su不共用各选择栅极线sgd、sgs、sgm。

在图33的例的情况下，1个串单元与1个区域fng对应。

闪速存储器即使在包含图33的构造的区块的情况下，也能够执行第一至第一1实施方式中所说明的各动作例。

(b)变化例3

图34是用来对实施方式的闪速存储器的构造的变化例进行说明的图。

在图34的(a)～(f)中，表示本实施方式的闪速存储器中的包含中间选择栅极线的串单元的构造的变化例。

也可如图34的(a)所示，在d3方向上，在下部阵列层110a内的虚设配线dwla与上部阵列层110b内的虚设配线dwlb之间设置上部阵列层110b内的中间选择栅极线sgm、及下部阵列层110a内的中间选择栅极线sgm。

也可如图34的(b)所示，在各阵列层110a、110b内，在d3方向上在2条虚设配线dwl间设置中间选择栅极线sgm。

也可如图34的(c)所示，在区块(存储单元阵列)内设置不包含中间选择栅极线sgm的阵列层。

例如，在图34的(c)中，上部阵列层110b包含中间选择栅极线sgm，且下部阵列层110a不包含中间选择栅极线。中间选择栅极线sgm在d3方向上设置在上部阵列层110b的虚设配线dwl与下部阵列层110a的虚设配线dwl之间。

另外，也可如图34的(d)那样，在下部阵列层110a内设置中间选择栅极线sgm，并在上部阵列层110b内设置中间选择栅极线sgm。

也可如图34的(e)所示，在包含中间选择栅极线sgm的阵列层中，在该阵列层内的2条虚设字线间设置中间选择栅极线sgm。

像这样，串单元内的中间选择栅极线sgm的位置、中间选择栅极线sgm与虚设字线dwl的布局也可适当进行变更。图34的(a)～(f)的任一nand串111的构造均可应用于第一至第十实施方式的闪速存储器。

另外，在闪速存储器的读出动作时，利用选择栅极线sgm使积层的阵列层110a、110b电性分离，并且对虚设字线dwl施加比电压vsg低的电压vx，由此也可抑制非选择串单元中的读出干扰。另外，电压vx比接地电压vss高。

在该情况下，与漏极侧选择栅极线sgm或中间选择栅极线sgm同样地，虚设字线dwl在区块内针对每1个串单元或每2个串单元而电性分离。

(12)其他

在本实施方式的存储器系统中使用的闪速存储器为多值闪速存储器的情况下，多值闪速存储器的读出动作包含如下的判定电压。

在a电平的读出动作中施加至所选择的字线的判定电压为例如0v～0.55v之间。但是，a电平的判定电压并不限定于该值，可为0.1v～0.24v、0.21v～0.31v、0.31v～0.4v、0.4v～0.5v、及0.5v～0.55v中的任一范围。

在b电平的读出动作中施加至所选择的字线的判定电压为例如1.5v～2.3v之间。但是，b电平的判定电压并不限定于该值，可为1.65v～1.8v、1.8v～1.95v、1.95v～2.1v、及2.1v～2.3v中的任一范围。

在c电平的读出动作中施加至所选择的字线的判定电压为例如3.0v～4.0v之间。b电平的判定电压并不限定于此，可为3.0v～3.2v、3.2v～3.4v、3.4v～3.5v、3.5v～3.6v、及3.6v～4.0v中的任一范围。

另外，读出动作的期间(tr)可为例如25μs～38μs、38μs～70μs、70μs～80μs中的任一个期间。

多值闪速存储器的写入动作包含编程动作与验证动作。

在多值闪速存储器的写入动作中，编程动作时最初施加至所选择的字线的电压为例如13.7v～14.3v之间。该电压并不限定于该值，可为例如13.7v～14.0v及14.0v～14.6v中的任一范围。

在编程动作为增量阶跃脉冲编程(ispp，incrementalsteppulseprogram)方式的情况下，升压电压为例如0.5v左右。

施加至非选择字线的非选择电压(通过电压)为例如6.0v～7.3v的范围的值。但是，非选择电压并不限定于该值，也可为例如7.3v～8.4v的范围的值，还可为6.0v以下。

也可根据非选择字线为第奇数条字线还是第偶数条字线而改变施加的通过电压。

写入动作的时间(tprog)可为例如1700μs～1800μs、1800μs～1900μs、及1900μs～2000μs中的任一个期间。

多值闪速存储器的删除动作中，最初施加至形成在半导体衬底的上部上且在上方配置着存储单元的阱区域的电压为例如12v～13.6v的范围的值。该电压并不限定于该值，可为例如13.6v～14.8v、14.8v～19.0v、19.0～19.8v或19.8v～21v中的任一范围的值。

删除动作的时间(terase)可为例如3000μs～4000μs、4000μs～5000μs、及4000μs～9000μs中的任一个期间。

存储单元具有介隔4nm～10nm的隧道绝缘膜而配置在半导体柱的侧面上的电荷蓄积层。该电荷蓄积层也可为具有2nm～3nm的膜厚的绝缘膜(例如sin或sion等)与3nm～8nm的膜厚的多晶硅的积层构造。另外，多晶硅也可包含如ru之类的金属。

在电荷蓄积层上具有绝缘膜。该绝缘膜例如包含具有3nm～10nm的膜厚的下层high-k膜、具有3nm～10nm的膜厚的上层high-k膜、及隔于下层及上层high-k膜之间的具有4～10nm的膜厚的氧化硅膜。high-k膜能够列举hfo等的膜。另外，氧化硅膜的膜厚也可厚于high-k膜的膜厚。

在绝缘膜上，介隔3nm～10nm的膜厚的功函数调整用的材料而设置着具有30nm～70nm的膜厚的控制栅极电极。功函数调整用的材料为tao等的金属氧化膜、tan等的金属氮化膜。控制栅极电极也可为w(钨)等金属。

也可在存储单元间设置气隙。

已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出，并不意图限定发明的范围。这些新颖的实施方式能以其他多种方式实施，能够在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

[符号的说明]

1闪速存储器

10存储单元阵列

70控制栅极电极(字线)

75半导体柱

79存储器膜

mc存储单元