相关申请的交叉引用
本申请要求2016年10月6日提交的第10-2016-0129364号的韩国申请的优先权，该韩国申请如在本文中充分地阐述地通过引用全部合并于此。
本公开的实施例涉及测试单元阵列的方法，更具体地，涉及测试单元阵列的方法及执行其的半导体器件。
背景技术：
近来，已经使用在每个时钟周期时间期间接收和输出四比特位数据或八比特位数据的ddr2方案或ddr3方案，以提高半导体器件的操作速度。随着半导体器件的数据传输速度变得更快，在数据传输期间可能发生错误的概率增加。因此，提出了新的设计方案以提高数据传输的可靠性。
每当在半导体器件中传输数据时，可以产生能够检测错误发生的错误码，并且错误码与数据一起被传输，以提高数据传输的可靠性。即，已经使用错误校正电路来提高数据传输的可靠性。
技术实现要素：
在根据本发明的实施例中，半导体器件包括：模式数据发生电路，其产生模式数据；数据比较电路，其接收通过读取操作从包括在核心区域中的单元阵列输出的读取数据，以及将读取数据与模式数据进行比较以产生故障码；以及故障标志发生电路，其将故障码与设定码进行比较以产生故障标志。
根据另一个实施例，半导体器件包括存储电路和故障测试电路。存储电路包括其中通过写入操作储存有写入数据的单元阵列，以及存储电路在读取操作期间将储存在单元阵列中的数据输出为读取数据。故障测试电路将读取数据与响应于写入数据产生的模式数据进行比较，以确定包括在读取数据中的故障比特位的数量。此外，如果包括在读取数据中的故障比特位的数量等于或大于故障比特位的设定数量，则故障测试电路产生被使能的故障标志。
根据又一个实施例，测试单元阵列的方法包括：将写入数据储存到核心区域中，产生模式数据，将储存在核心区域中的写入数据输出为读取数据，以及将读取数据与模式进行比较数据以产生故障标志。
附图说明
当结合附图考虑时，通过参考以下详细描述，本发明的上述和其它特征以及优点将变得明显，其中：
图1是图示根据实施例的半导体器件的配置的框图；
图2是图示用于根据在图1的半导体器件中故障比特位的预定数量来产生故障标志的操作的表格；
图3是图示在图1所示的半导体器件的操作的流程图；
图4是图示采用在图1所示的半导体器件的半导体模块的示例的框图；
图5是图示采用在图1所示的半导体器件的电子系统的配置的框图；以及
图6是图示采用在图1所示的半导体器件的另一电子系统的配置的框图。
具体实施方式
在下文中，将参照附图更详细地说明根据本发明的实施例。尽管本发明参考其多个示例性实施例来描述，但是应当理解，本领域技术人员可以设计出许多其它修改和变化，这些修改和变化将落在本发明的精神和范围内。
如图1所示，在根据本发明的实施例中的半导体器件可以包括焊盘电路1、缓冲电路2、内部地址发生电路3、存储电路4、故障测试电路5以及故障地址储存电路6。焊盘电路1可以包括第一焊盘11和第二焊盘12。
缓冲电路2可以包括数据输入缓冲器21、数据输出缓冲器22以及地址缓冲器23。
如果执行写入操作，则数据输入缓冲器21可以产生要储存到存储电路4的核心区域41中的写入数据wd<1:n>。写入数据wd<1:n>可以通过缓冲经由第一焊盘11输入的外部数据(未示出)来产生。数据输入缓冲器21可以使用数据缓冲电路来实现。
数据输出缓冲器22可以缓冲故障标志fail_flag，以便经由第一焊盘11输出缓冲的故障标志。从数据输出缓冲器22输出缓冲的故障标志的时间点可以从一个实施例到另一个而不同。
地址缓冲器23可以产生用于访问包括在核心区域41中的单元阵列的内部地址add。内部地址add可以通过缓冲经由第二焊盘12输入的外部地址(未示出)来产生。根据实施例，可以产生包括多个比特位的内部地址add。
内部地址发生电路3可以响应于激活信号act、读取信号rds和写入信号wts而从内部地址add产生行地址xadd和列地址yadd。激活信号act可以被使能以用于激活包括在核心区域41中的任意一个字线的激活操作。读取信号rds可以被使能以用于输出储存在包括在核心区域41中的单元阵列中的数据的读取操作。写入信号wts可以被使能以用于将数据储存到包括在核心区域41中的单元阵列中的写入操作。激活信号act、读取信号rds和写入信号wts可以通过解码外部命令(未示出)来产生。在一些实施例中，激活信号act、读取信号rds和写入信号wts可以内部产生，以执行包括在核心区域41中的单元阵列的激活操作、读取操作和写入操作，同时执行测试操作以验证和修复单元阵列的故障。根据实施例，行地址xadd和列地址yadd可以被设定为包括多个比特位。
存储电路4可以包括核心区域41、行控制电路42和列控制电路43。
核心区域41可以包括多个单元阵列。包括在核心区域41中的多个单元阵列可以通过在激活操作期间被激活的字线而被选中。当多个单元阵列通过激活操作而被选中时，包括在核心区域41中的多个单元阵列可以在写入操作期间储存数据。当多个单元阵列通过激活操作而被选中时，包括在核心区域41中的多个单元阵列可以在读取操作期间输出储存的数据。核心区域41的多个单元阵列可以包括包含冗余单元的冗余单元阵列(未示出)，该冗余单元用于在修复操作期间替换在正常单元阵列411中的故障单元。
当执行激活操作时，行控制电路42可以响应于行地址xadd和熔丝数据fzd来激活包括在核心区域41的单元阵列中的字线，以访问连接到字线的存储单元。在执行激活操作期间，行控制电路42可以根据包括在行地址xadd中的比特位的逻辑电平组合以及包括在熔丝数据fzd中的比特位的逻辑电平组合，来访问包括在核心区域41中的正常单元阵列411或冗余单元阵列(未示出)。
当执行写入操作时，列控制电路43可以响应于列地址yadd和熔丝数据fzd来将写入数据wd<1:n>储存到包括在核心区域41中的单元阵列中。在写入操作期间，列控制电路43可以根据包括在列地址yadd中的比特位的逻辑电平组合以及包括在熔丝数据fzd中的比特位的逻辑电平组合，来将写入数据wd<1:n>储存到包括在核心区域41中的正常单元阵列411或冗余单元阵列(未示出)。当执行读取操作时，列控制电路43可以响应于列地址yadd和熔丝数据fzd来输出储存在核心区域41的单元阵列中的读取数据rd<1:n>。在读取操作期间，具有列控制电路43的存储电路4可以根据包括在列地址yadd中的比特位的逻辑电平组合以及包括在熔丝数据fzd中的比特位的逻辑电平组合，来输出储存在包括在核心区域41中的正常单元阵列411或冗余单元阵列(未示出)中的读取数据rd<1:n>。
故障测试电路5可以包括模式数据发生电路51、数据比较电路52和故障标志发生电路53。
模式数据发生电路51可以响应于写入数据wd<1:n>或内部地址add而产生模式数据pd<1:n>。写入数据wd<1:n>可以在写入操作期间来产生。内部地址add可以在写入操作或读取操作期间来产生。模式数据发生电路51可以在读取操作期间产生模式数据pd<1:n>。模式数据pd<1:n>的逻辑电平组合可以被设定为与在写入操作期间被储存在包括在核心区域41中的单元阵列中的写入数据wd<1:n>的逻辑电平组合相同。
数据比较电路52可以接收读取数据rd<1:n>，并且将读取数据rd<1:n>与模式数据pd<1:n>进行比较以产生故障码fcd<1:m>。数据比较电路52可以产生具有逻辑电平组合的故障码fcd<1:m>，该逻辑电平组合通过在读取数据rd<1:n>和模式数据pd<1:n>之间的不同比特位的数量来计数。例如，如果读取数据rd<1:n>和模式数据pd<1:n>具有相同的逻辑电平组合，则可以产生具有“l、l、l”的逻辑电平组合的故障码fcd<1:3>。如果在读取数据rd<1:n>和模式数据pd<1:n>之间的不同比特位的数量只有一个，则可以产生具有“l、l、h”的逻辑电平组合的故障码fcd<1:3>，以及如果在读取数据rd<1:n>和模式数据pd<1:n>之间的不同比特位的数量为两个，则可以产生具有“l、h、l”的逻辑电平组合的故障码fcd<1:3>。在故障码fcd<1:3>中，“l、l、h”的逻辑电平组合意味着故障码fcd<1:3>的第一比特位fcd<1>具有逻辑“高”电平，而故障码fcd<1:3>的第二比特位和第三比特位fcd<2:3>两者都具有逻辑“低”电平。故障码fcd<1:m>可以具有与包括在读取数据rd<1:n>中的故障比特位的数量相对应的逻辑电平组合。包括在故障码fcd<1:m>中的比特位的数量“m”可以根据实施例而不同。
故障标志发生电路53可以将故障码fcd<1:m>与设定码scd<1:j>进行比较，以产生故障标志fail_flag。如果在读取数据rd<1:n>中由故障码fcd<1:m>评估的故障比特位的数量大于或等于由设定码scd<1:j>设定的故障比特位的数量，则故障标志发生电路53可以产生被使能的故障标志fail_flag。在一些实施例中，如果在读取数据rd<1:n>中由故障码fcd<1:m>评估的故障比特位的数量等于或大于由设定码scd<1:j>设定的故障比特位的数量，则故障标志发生电路53可以产生被使能的故障标志fail_flag。根据具体实施例，包括在故障码fcd<1:m>中的比特位的数量“m”可以被设定为等于或不同于包括在设定码scd<1:j>中的比特位的数量“j”。设定码scd<1:j>可以是由外部设备(未示出)提供的信号，或者是在初始化操作期间内部产生并储存的信号，以设定故障比特位的数量。
故障地址储存电路6可以响应于故障标志fail_flag来储存内部地址add。当故障标志fail_flag被使能时，故障地址储存电路6可以在故障地址储存电路6中储存与具有故障(即，故障单元)的单元阵列相对应的内部地址add。故障地址储存电路6可以基于储存的内部地址add来产生熔丝数据fzd，并且可以输出熔丝数据fzd。熔丝数据fzd可以包括关于具有故障单元的单元阵列的地址的信息，从而可以对故障单元执行修复操作。
图2图示根据设定码scd<1:j>的故障标志fail_flag的各种使能条件。如图2所示，如果设定码scd<1:j>被设定为具有三个比特位，则列出了根据设定码scd<1:3>的各种逻辑电平组合的故障标志fail_flag的使能条件。
如果设定码scd<1:3>具有“l、l、h”的逻辑电平组合，则故障比特位的数量可以被设定为1。在这种情况下，如果包括在读取数据rd<1:n>中的故障比特位的数量等于或大于1，则可以使能故障标志fail_flag。在设定码scd<1:3>中，“l、l、h”的逻辑电平组合意味着设定码scd<1:3>的第一比特位scd<1>具有逻辑“高”电平，而设定码scd<1:3>的第二比特位和第三比特位scd<2:3>两者都具有逻辑“低”电平。
如果设定码scd<1:3>具有“l、h、l”的逻辑电平组合，则故障比特位的数量可以被设定为2。在这种情况下，如果包括在读取数据rd<1:n>中的故障比特位的数量等于或大于2，则可以使能故障标志fail_flag。在设定码scd<1:3>中，“l、h、l”的逻辑电平组合意味着设定码scd<1:3>的第一比特位scd<1>和第三比特位scd<3>两者都具有逻辑“低”电平，而设定码scd<1:3>的第二比特位scd<2>具有逻辑“高”电平。
如果设定码scd<1:3>具有“l、h、h”的逻辑电平组合，则故障比特位的数量可以被设定为3。在这种情况下，如果包括在读取数据rd<1:n>中的故障比特位的数量等于或大于3，则可以使能故障标志fail_flag。在设定码scd<1:3>中，“l、h、h”的逻辑电平组合意味着设定码scd<1:3>的第一比特和第二比特位scd<1:2>两者都具有逻辑“高”电平，而设定码scd<1:3>的第三比特位scd<3>具有逻辑“低”电平。
如果设定码scd<1:3>具有“h、l、l”的逻辑电平组合，则故障比特位的数量可以被设定为4。在这种情况下，如果包括在读取数据rd<1:n>中的故障比特位的数量等于或大于4，则可以使能故障标志fail_flag。在设定码scd<1:3>中，“h、l、l”的逻辑电平组合意味着设定码scd<1:3>的第一比特位和第二比特位scd<1:2>两者都具有逻辑“低”电平，而设定码scd<1:3>的第三比特位scd<3>具有逻辑“高”电平。
如果设定码scd<1:3>具有“h、l、h”的逻辑电平组合，则故障比特位的数量可以被设定为5。在这种情况下，如果包括在读取数据rd<1:n>中的故障比特位的数量等于或大于5，则可以使能故障标志fail_flag。在设定码scd<1:3>中，“h、l、h”的逻辑电平组合意味着设定码scd<1:3>的第一比特位scd<1>和第三比特位scd<3>具有逻辑“高”电平，而设定码scd<1:3>的第二比特位scd<2>具有逻辑“低”电平。
如果设定码scd<1:3>具有“h、h、l”的逻辑电平组合，则故障比特位的数量可以被设定为6。在这种情况下，如果包括在读取数据rd<1:n>中的故障位的数量等于或大于6，则可以使能故障标志fail_flag。在设定码scd<1:3>中，“h、h、l”的逻辑电平组合意味着设定码scd<1:3>的第一比特位scd<1>具有逻辑“低”电平，而设定码scd<1:3>的第二比特位和第三比特位scd<2:3>两者都具有逻辑“高”电平。
如果设定码scd<1:3>具有“h、h、h”的逻辑电平组合，则故障比特位的数量可以被设定为7。在这种情况下，如果包括在读取数据rd<1:n>中的故障比特位的数量等于或大于7，则可以使能故障标志fail_flag。在设定码scd<1:3>中，“h、h、h”的逻辑电平组合意味着包括在设定码scd<1:3>中的所有比特位都具有逻辑“高”电平。
图3描述测试核心区域41的单元阵列(如图1所示)的方法。
首先，当图1的半导体器件进入测试模式时(步骤s11)，在步骤s12中可以通过设定码scd<1:j>来设定故障比特位的数量，以及可以将数量“k”初始化为1。如上参考图2所述，故障比特位的数量可以根据设定码scd<1:j>的逻辑电平组合而被设定为不同。
可以在核心区域41中包括的所有单元阵列中储存写入数据wd<1:n>(步骤s13)。包括在核心区域41中的单元阵列可以通过响应于激活信号act和写入信号wts而产生的行地址xadd和列地址yadd而被顺序选中，并且选中的单元阵列可以接收并储存写入数据wd<1:n>。
可以输出储存在单元阵列之中的第k个单元阵列中的数据作为读取数据rd<1:n>(步骤s14)。包括在核心区域41中的第k个单元阵列可以通过响应于激活信号act和读取信号rds而产生的行地址xadd和列地址yadd而被选中，以及储存在核心区域41的选中的第k个单元阵列中的写入数据wd<1:n>可以被输出为读取数据rd<1:n>。
在步骤s15中可以产生模式数据pd<1:n>，以及可以将从第k个单元阵列输出的读取数据rd<1:n>与模式数据pd<1:n>进行比较。作为在读取数据rd<1:n>与模式数据pd<1:n>之间的比较结果，可以产生包括关于在读取数据rd<1:n>中的故障比特位的数量的信息的故障码fcd<1:m>。
如果包括在读取数据rd<1:n>中的故障比特位的数量大于或等于在步骤s12中确定的故障比特位的设定数量，则可以产生被使能的故障标志fail_flag，并且可以将内部地址add储存为故障地址(步骤s16)。故障标志fail_flag可以被输出到第一焊盘11。
接下来，可以将数量“k”与预定数量进行比较(步骤s17)，如果数量“k”不等于预定数量，则数量“k”可以增加1(参见步骤s18)。在这种情况下，可以重复步骤s14、s15、s16和s17直到增加的数量“k”等于预定数量。与数量“k”进行比较的预定数量可以对应于包括在核心区域41中的单元阵列的数量。即，可以将从步骤s14到步骤s17的测试程序应用于包括在核心区域41中的单元阵列的每个，使得在所有单元阵列中的故障单元通过读取数据rd<1:n>来检测，并且如果在读取数据rd<1:n>中的故障比特位的数量大于故障比特位的设定数量，则可以储存与故障单元相对应的故障地址。如果在步骤s17处数量“k”等于预定数量，则测试模式可以终止(参见步骤s19)。如果测试模式终止，则可以基于包括在被输出到第一焊盘11的故障标志fail_flag中的信息或者基于被储存在故障地址储存电路6中的内部地址add来执行修复操作。
图4图示了半导体模块7可以包括第一半导体芯片至第l+1半导体芯片71<1:(l+1)>和控制器72。第一半导体芯片至第l+1半导体芯片71<1:(l+1)>中的每个可以包括经由其传输数据的p个输入/输出(i/o)线。即，第一半导体芯片71<1>可以包括第一个i/o线至第p个i/o线io<1:p>，第二半导体芯片71<2>可以包括第p+1个i/o线至第2p个i/o线io<p+1:2p>，以及第l+1半导体芯片71<l+1>可以包括第lp+1个i/o线至第(l+1)p个i/o线io<lp+1:(l+1)p>。控制器72可以包括第一i/o线至第(l+1)p个i/o线io<1:(l+1)p>以与第一半导体芯片至第l+1半导体芯片71<1:(l+1)>交换数据。控制器72可以包括错误校正电路，其使用错误校正码(ecc)方案来校正包括在从第一半导体芯片到第l+1半导体芯片71<1:(l+1)>输出的数据中的错误以及使用校正的数据。第一半导体芯片至第l+1半导体芯片71<1:(l+1)>中的每个可以包括图1所示的半导体器件。第一半导体芯片至第l+1半导体芯片71<1:(l+1)>全都不包括错误校正电路，如包括在控制器72中的错误校正电路，但是第一半导体芯片至第l+1半导体芯片71<1:(l+1)>可以在测试模式下执行测试操作以检测故障单元阵列，以及可以修复故障单元阵列。
参考图1描述的半导体器件可以是包括存储系统、图形系统、计算系统、移动系统等的电子系统的一部分。例如，如图5所示，根据实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003以及输入/输出(i/o)接口1004。
根据从存储器控制器1002产生的控制信号，数据储存电路1001可以储存从存储器控制器1002输出的数据，或者可以读取储存的数据并输出到存储器控制器1002。数据储存电路1001可以包括图1所示的半导体器件。数据储存电路1001还可以包括即使在其电源中断时也可以保持其储存的数据的非易失性存储器。非易失性存储器可以是快闪存储器(诸如nor型快闪存储器或nand型快闪存储器)、相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、自旋转移力矩随机存取存储器(sttram)、磁性随机存取存储器(mram)等。
存储器控制器1002可以通过i/o接口1004接收从外部设备(例如，主机设备)输出的命令，以及可以解码从主机设备输出的命令，以控制用于将数据输入到数据储存电路1001或缓冲存储器1003中的操作或用于输出储存在数据储存电路1001或缓冲存储器1003中的数据的操作。尽管图5图示了具有单个块的存储器控制器1002，但是存储器控制器1002可以包括用于控制包括非易失性存储器的数据储存电路1001的一个控制器以及用于控制包括易失性存储器的缓冲存储器1003的另一个控制器。
缓冲存储器1003可以暂时储存由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时储存从数据储存电路1001输出的数据或被输入到数据储存电路1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读取储存的数据并输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如动态随机存取存储器(dram)、移动式dram或静态随机存取存储器(sram)。
i/o接口1004可以将存储器控制器1002物理地和电连接到外部设备(即，主机)。因此，存储器控制器1002可以通过i/o接口1004接收从外部设备(即，主机)供应的控制信号和数据，以及可以通过i/o接口1004将从存储器控制器1002产生的数据输出到外部设备(即，主机)。即，电子系统1000可以通过i/o接口1004与主机通信。i/o接口1004可以包括各种接口协议(诸如，通用串行总线(usb)、多媒体卡(mmc)、外围组件互连快速(pci-e)、串行附接scsi(sas)、串行at附件(sata)、并行at附件(pata)、小型计算机系统接口(scsi)、增强型小型设备接口(esdi)以及集成驱动电路(ide))中的任意一种。
电子系统1000可以用作主机的辅助储存设备或外部储存设备。电子系统1000可以包括固态盘(ssd)、usb存储器、安全数字(sd)卡、迷你安全数字(msd)卡、微型安全数字(微型sd)卡、安全数字高容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式多媒体卡(emmc)、紧凑型闪存(cf)卡等。
图6描绘了根据另一个实施例的另一种电子系统2000，其可以包括主机2001、存储器控制器2002和数据储存电路2003。
主机2001可以将请求信号和数据输出到存储器控制器2002以访问数据储存电路2003。存储器控制器2002可以响应于请求信号来将数据、数据选通信号、命令、地址以及时钟信号供应给数据储存电路2003，以及数据储存电路2003可以响应于命令来执行写入操作或读取操作。主机2001可以将数据传输到存储器控制器2002以将数据储存到数据储存电路2003中。此外，主机2001可以通过存储器控制器2002接收从数据储存电路2003输出的数据。主机2001可以包括使用错误校正码(ecc)方案来校正数据的错误的电路。
存储器控制器2002可以用作将主机2001连接到数据储存电路2003的接口，以用于主机2001和数据储存电路2003之间的通信。存储器控制器2002可以接收从主机2001输出的请求信号和数据，以及可以产生数据、数据选通信号、命令、地址以及时钟信号并提供给数据储存电路2003，以便控制数据储存电路2003的操作。此外，存储器控制器2002可以将从数据储存电路2003输出的数据提供给主机2001。
数据储存电路2003可以包括多个存储器。数据储存电路2003可以从存储器控制器2002接收数据、数据选通信号、命令、地址以及时钟信号，以执行写入操作或读取操作。包括在数据储存电路2003中的每个存储器可以包括使用错误校正码(ecc)方案来校正数据的错误的电路。数据储存电路2003可以包括图1所示的半导体器件。
在一些实施例中，电子系统2000可以被实现为选择性地操作包括在主机2001和数据储存电路2003中的ecc电路的任意一个。可选地，电子系统2000可以被实现为同时操作包括在主机2001和数据储存电路2003中的所有ecc电路。主机2001和存储器控制器2002可以在根据实施例以单个芯片来实现。存储器控制器2002和数据储存电路2003可以在根据实施例以单个芯片来实现。
如上所述，即使在不采用使用ecc方案的错误校正电路的情况下，根据实施例的半导体器件也可以在晶片测试模式或封装测试模式中检测故障单元阵列。
此外，根据实施例，可以储存故障单元阵列的地址以执行故障单元阵列的修复操作。因此，可以提高半导体器件的产量。
虽然上面已经描述了特定实施例，但是本领域技术人员将理解，所描述的实施例仅作为示例。因此，本文所描述的用于单元阵列的测试方法不应该基于所描述的实施例来限制。相反，当结合上述描述和附图时，本文所描述的用于单元阵列的测试方法仅应当根据所附的权利要求进行限制。