本发明涉及数字信号处理领域，具体涉及一种数字信号处理设备。
背景技术：
数字信号处理器(digitalsignalprocessor)由大规模或超大规模集成电路心片组成的用来完成某种信号处理任务的处理器。它是为适应高速实时信号处理任务的需要而逐渐发展起来的。随着集成电路技术和数字信号处理算法的发展，数字信号处理器的实现方法也在不断变化，处理功能不断提高和扩大。
内置数字信号处理器(dsp，digitalsignalprocessor)是车载主机内以逻辑电路对音视频数字信号进行再加工处理的专用元件，是一个统称名词，包括数字效果器、eq、3d环绕等等。数字信号处理器(dsp，即digitalsignalprocessor)是进行数字信号处理的专用芯片，是伴随着微电子学、数字信号处理技术、计算机技术的发展而产生的新器件。现有技术中的数字信号处理设备对于dvd数据读取失误率较高。
技术实现要素：
本发明所要解决的技术问题是现有技术中的数字信号处理设备对于dvd数据读取失误率较高，目的在于提供一种数字信号处理设备，提高dvd数据读取中稳定性和准确性。
本发明通过下述技术方案实现：
一种数字信号处理设备，包括压控振荡器、低通滤波器、相位比较器、边沿检波器、位寄存器、子码解调器、efm解调器、帧同步检波器、主轴伺服器、cpu接口、第一定时发生器、数字输出接口、输出方式变换器、纠错器、第二定时发生器、晶振、地址发生器、ram，所述压控振荡器、低通滤波器、相位比较器首尾相连形成回路，efm信号分成两路信号，一路信号传输至相位比较器，另一路信号传输至边沿检波器，所述边沿检波器、位寄存器、efm解调器、数字输出接口、输出方式变换器依次连接，所述帧同步检波器与位寄存器连接，所述帧同步检波器与主轴伺服器连接，所述主轴伺服器与cpu接口连接，所述压控振荡器、帧同步检波器、主轴伺服器、地址发生器分别与第一定时发生器连接，所述地址发生器与ram连接，所述efm解调器与ram连接，所述纠错器、输出方式变换器、地址发生器、晶振分别与第二定时发生器连接，所述主轴伺服器与第二定时发声器连接。
本发明的功能是由efm信号恢复位时钟，作为信号处理的基准信号，然后进行14/8位转换，即efm调制的逆变换，将14位efm信号恢复成调制前的8位一个字节的二进制数码；再进行帧编码切块，分离出同步信号、各种子码信号，左右声道时钟信号和表示声音的数字信号，把data，lrck，bck送到数字滤波器或数模转换器，向cpu输出子码数据和子码时钟，供控制和显示用，最后进行主轴伺服处理。位时钟恢复电路采用数字锁相环pll电路，器工作过程是由光盘上读取的射频信号经整形成efm信号，和由压孔振荡器出来的连续振荡波形进入相位比较器进行比较，当频率不同，比较器输出极性不同的控制电压，去控制压控振荡器的振荡频率，从而保证输出振荡频率为4.3218mhz、相位与efm边沿同步的信号，作为位时钟信号。因为在一个数据帧中，有同步信号，有隔离位，有子码位，还有24个字节数据和8个字节的纠错位，所以必须找到帧的起始点才能分离出各种数据，又由于同步码的结构比较独特，利用边沿检波器、位寄存器和帧同步检波器进行检测，当检测到输入的24位信号与规定的同步码结构相同时，就可认为找到帧的起始点，这样就能提高dvd数据读取时的正确率。
进一步地，一种数字信号处理设备，所述输出方式变换器有data、bck、lrck三种输出方式。
进一步地，一种数字信号处理设备，所述主轴伺服器与主轴电机电路连接。
本发明与现有技术相比，具有如下的优点和有益效果：本发明利用边沿检波器、位寄存器和帧同步检波器进行检测，当检测到输入的24位信号与规定的同步码结构相同时，就可认为找到帧的起始点，这样就能提高dvd数据读取时的正确率。
附图说明
此处所说明的附图用来提供对本发明实施例的进一步理解，构成
本技术：
的一部分，并不构成对本发明实施例的限定。在附图中：
图1为本发明结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
实施例
如图1所示，一种数字信号处理设备，包括压控振荡器、低通滤波器、相位比较器、边沿检波器、位寄存器、子码解调器、efm解调器、帧同步检波器、主轴伺服器、cpu接口、第一定时发生器、数字输出接口、输出方式变换器、纠错器、第二定时发生器、晶振、地址发生器、ram，所述压控振荡器、低通滤波器、相位比较器首尾相连形成回路，efm信号分成两路信号，一路信号传输至相位比较器，另一路信号传输至边沿检波器，所述边沿检波器、位寄存器、efm解调器、数字输出接口、输出方式变换器依次连接，所述帧同步检波器与位寄存器连接，所述帧同步检波器与主轴伺服器连接，所述主轴伺服器与cpu接口连接，所述压控振荡器、帧同步检波器、主轴伺服器、地址发生器分别与第一定时发生器连接，所述地址发生器与ram连接，所述efm解调器与ram连接，所述纠错器、输出方式变换器、地址发生器、晶振分别与第二定时发生器连接，所述主轴伺服器与第二定时发声器连接。所述输出方式变换器有data、bck、lrck三种输出方式。所述主轴伺服器与主轴电机电路连接。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。