存储器的驱动电路及应用其的存储器的制作方法

本发明涉及半导体存储器技术领域，尤其涉及一种存储器的驱动电路及应用其的存储器。

背景技术：

存储器对于时钟频率要求越来越高，相应地对于内部的读写操作也要求更快速。如图1所示为现有技术中常用的存储器的通讯示意图。在存储器的外围设计中，可以通过增加流水线或增加驱动管的尺寸来提高读写速度。如图2所示，存储器10包括存储阵列13，存储阵列13包括多个阵列分布的存储单元13A通过驱动单元11和信号线YIO′驱动每一个存储单元13A。较长的信号线YIO′会成为提高读写速度的瓶颈，即使将驱动管的尺寸增大两三倍也会因为电阻电容的限制，影响远端(远离驱动单元11的一端)的时序。另外一种方法是将存储阵列块分裂成更小的块，以提高读写速度，但会增加芯片尺寸和生产成本。

技术实现要素：

本发明实施例提供一种存储器的驱动电路及应用其的存储器，以解决或缓解现有技术中的一项或更多项技术问题。

作为本发明实施例的一个方面，本发明实施例提供一种存储器的驱动电路，包括：

第一驱动单元，连接于输入输出数据信号线的近端，用于从所述输入输出数据信号线的近端驱动存储器；以及

第二驱动单元，连接于所述输入输出数据信号线的远端，用于从所述输入输出数据信号线的远端驱动所述存储器。

在一些实施例中，所述输入输出数据信号线包括：

第一输入输出数据信号线，用于传输第一输入输出数据信号；以及

第二输入输出数据信号线，用于传输第二输入输出数据信号，其中，所述第一输入输出数据信号和所述第二输入输出数据信号为差分信号对；

所述第二驱动单元包括：

灵敏放大器，连接于所述第一输入输出数据信号线的远端和所述第二输入输出数据信号线的远端，用于分别将所述第一输入输出数据信号和所述第二输入输出数据信号放大；以及

反馈增强电路，连接于所述灵敏放大器的输出端，用于根据放大后的第一输入输出数据信号将所述第一输入输出数据信号线的远端拉高至输出电源电压或拉低至接地电压，以及用于根据放大后的第二输入输出数据信号将所述第二输入输出数据信号线的远端拉高至电源电压或拉低至接地电压，以驱动所述存储器。

在一些实施例中，所述第二驱动单元还包括预置电路，连接于所述灵敏放大器和所述反馈增强电路之间，用于使所述灵敏放大器在工作前处于平衡状态。

在一些实施例中，所述第二驱动单元还包括复位置位锁存器，连接于所述灵敏放大器和所述反馈增强电路之间，用于锁存放大后的第一输入输出数据信号和放大后的第二输入输出数据信号。

在一些实施例中，所述反馈增强电路包括：

第一反馈增强子电路，连接于所述复位置位锁存器和所述第一输入输出数据信号线的远端之间，用于根据所述复位置位锁存器的输出将所述第一输入输出数据信号线的远端拉高至电源电压或拉低至接地电压；以及

第二反馈增强子电路，连接于所述复位置位锁存器和所述第二输入输出数据信号线的远端之间，用于根据所述复位置位锁存器的输出将所述第二输入输出数据信号线的远端拉高至电源电压或拉低至接地电压。

在一些实施例中，所述灵敏放大器包括交叉耦合放大器，连接于所述第一输入输出数据信号线的远端和所述第二输入输出数据信号线的远端，用于分别将所述第一输入输出数据信号和所述第二输入输出数据信号交叉耦合放大。

在一些实施例中，所述灵敏放大器还包括：

第一晶体管，所述第一晶体管的栅极连接于所述第一输入输出数据信号线的远端，所述第一晶体管的源极连接于所述交叉耦合放大器；以及

第二晶体管，所述第二晶体管的栅极连接于所述第二输入输出数据信号线的远端，所述第二晶体管的源极连接于所述交叉耦合放大器；

其中，所述第一晶体管的漏极与所述第二晶体管的漏极连接在一起，当所述第一晶体管和所述第二晶体管导通时，所述第一晶体管、所述交叉耦合放大器和所述第二晶体管形成回路。

在一些实施例中，所述第一晶体管的漏极通过第一反相器连接于放大使能信号，用于使所述第一晶体管的漏极和所述第二晶体管的漏极输入与所述放大使能信号反相的电平信号。

在一些实施例中，所述第二驱动单元包括：

第一放大反馈电路，连接于所述输入输出数据信号线的远端，用于在所述输入输出数据信号线的远端输出高电平时，将所述输入输出数据信号线的远端拉高至电源电压；以及

第二放大反馈电路，连接于所述输入输出数据信号线的远端，用于在所述输入输出数据信号线的远端输出低电平时，将所述输入输出数据信号线的远端拉低至接地电压。

在一些实施例中，所述第一放大反馈电路包括：

逻辑与非门，具有两个输入端，分别连接于所述输入输出数据信号线的远端和放大使能信号，以及

PMOS晶体管，所述PMOS晶体管的栅极连接于所述逻辑与非门的输出端，所述PMOS晶体管的源极连接于电源电压，所述PMOS晶体管的漏极连接于所述输入输出数据信号线的远端。

在一些实施例中，所述第二放大反馈电路包括：

第二反相器，连接于所述放大使能信号；

逻辑或非门，包括两个输入端，分别连接于所述输入输出数据信号线的远端和所述第二反相器的输出端，以及

NMOS晶体管，所述NMOS晶体管的栅极连接于所述逻辑或非门的输出端，所述NMOS晶体管的源极接地，所述NMOS晶体管的漏极连接于所述输入输出数据信号线的远端。

作为本发明实施例的另一个方面，本发明实施还提供一种存储器，包括如上所述的驱动电路。

本发明实施例采用上述技术方案，可以分别从输入输出数据信号线的近端和远端驱动存储阵列，以加速存储器的写操作。

上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。

附图说明

在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。

图1为现有技术中的存储器的通讯示意图。

图2为现有技术中的存储器的结构示意图。

图3为实施例一的存储器的结构示意图。

图4为实施例一的存储器的第二驱动单元的电路图。

图5为实施例二的存储器的结构示意图。

图6为实施例二的存储器的第二驱动单元的电路图。

附图标记说明：

现有技术：

10：存储器； 11：驱动单元； 13：存储阵列；

13A：存储单元； YIO′：信号线。

本发明实施例：

100：存储器；

110：第一驱动单元； 120：第二驱动单元； 130：存储阵列；

131：存储单元； 140：行译码和行地址控制；

YIO1：第一输入输出数据信号线； YIO2：第二输入输出数据信号线；

YIO1_near、YIO2_near：近端； YIO1_far、YIO2_far：远端；

121：灵敏放大器； 1211：交叉耦合放大器；

1212：第一晶体管； 1213：第二晶体管；

122：反馈增强电路； 1221：第一反馈增强子电路；

1222：第二反馈增强子电路；

123：预置电路； 124：RS锁存器；

125：第一反相器； A、B、C、D：端口；

121A、121B、122A、122D、123A、123B、123C：PMOS晶体管；

121C、121D、122B、122C：NMOS晶体管；

122E：第三反相器； 122F：第四反相器；

G1、G2：栅极； S1、S2：源极； D1、D2：漏极；

SenseEn：放大使能信号；

VDD：电源电压； V1：预置电压；

200：存储器；

210：第一驱动单元； 220：第二驱动单元；

YIO：输入输出数据信号线；

YIO_near：近端； YIO_far：远端；

221：第一放大反馈电路； 222：第二放大反馈电路；

221A：逻辑与非门； 221B：PMOS晶体管；

222A：第二反相器； 222B：逻辑或非门； 222C：NMOS晶体管；

G3、G4：栅极； S3、S4：源极； D3、D4：漏极；

A1、A2、B1、B2、：输入端； A3、B3、E：输出端。

具体实施方式

在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。

下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。

实施例一

如图3所示为本发明实施例的存储器100，包括第一驱动单元110、第二驱动单元120、存储阵列130、多条输入输出数据信号线以及行译码和行地址控制140。本发明实施例中，输入输出数据信号线包括第一输入输出数据信号线YIO1和第二输入输出数据信号线YIO2，分别用于传输第一输入输出数据信号和第二输入输出数据信号，其中，第一输入输出数据信号和第二输入输出数据信号为差分信号对。

存储阵列130包括多个存储单元131，多个存储单元131阵列分布，存储单元131是存储器100中用于存储字节的单元。多条第一输入输出数据信号线YIO1和第二输入输出数据信号线YIO2将多个沿直线纵向分布的存储单元131连接起来。

第一驱动单元110连接于第一输入输出数据信号线YIO1的近端YIO1_near以及第二输入输出数据信号线YIO2的近端YIO2_near，用于从近端驱动存储阵列130，进行存储器100的读写操作。

第二驱动单元120连接于第一输入输出数据信号线YIO1的远端YIO_far以及第二输入输出数据信号线YIO2的远端YIO2_far，用于从远端驱动存储阵列130，进行存储器100的读写操作。

如图4所示为本发明实施例的第二驱动单元120的电路图，第二驱动单元120包括灵敏放大器121、预置电路123、复位置位(RS)锁存器124和反馈增强电路122。

本发明实施例的灵敏放大器121优选包括交叉耦合放大器1211，交叉耦合放大器1211包括P型金属氧化物半导体(positive channel Metal Oxide Semiconductor，PMOS)晶体管对121A和121B以及NMOS晶体管对121C和121D。其中，PMOS晶体管对121A和121B的栅极与NMOS晶体管对121C和121D的栅极交叉耦合，用于将远端的第一输入输出数据信号和第二输入输出数据信号放大后从端口A和端口B输出。需要说明的是，本发明实施例的灵敏放大器121并不局限于为交叉耦合放大器，只要可以将远端的第一输入输出数据信号和第二输入输出数据信号放大输出即可。

灵敏放大器121还包括第一晶体管1212和第二晶体管1213，其中，第一晶体管1212的栅极G1连接于第一输入输出数据信号线YIO1的远端YIO1_far，源极或漏极(例如源极S1)连接于交叉耦合放大器1211，漏极或源极(例如漏极D1)通过第一反相器125连接于放大使能信号SenseEn，用于将第一输入输出数据信号微放大后输出至交叉耦合放大器1211。

第二晶体管1213的栅极G2连接于第二输入输出数据信号线YIO2的远端YIO2_far，源极或漏极(例如源极S2)连接于交叉耦合放大器1211，漏极或源极(例如漏极D2)连接于放大使能信号SenseEn，用于将第二输入输出数据信号微放大后输出至交叉耦合放大器1211。

放大使能信号SenseEn是存储器中用于控制灵敏放大器121是否工作的信号。当第一输入输出数据信号和第二输入输出数据信号相差大于等于100毫伏时，放大使能信号SenseEn输出低电平信号时，灵敏放大器121开始工作。

本实施例中，第一晶体管1212和第二晶体管1213都选用N型金属氧化物半导体(Negative channel Metal Oxide Semiconductor，NMOS)晶体管。

预置电路123连接于灵敏放大器121的输出端(端口A和端口B)，包括三个PMOS晶体管123A、123B和123C，其中PMOS晶体管123C耦合于端口A和端口B之间，PMOS晶体管123A的源极或漏极连接于预置电压V1(例如，V1＝VDD/2，其中，VDD为存储阵列130工作的电源电压)，漏极或源极连接于端口A，PMOS晶体管123B的源极或漏极连接于预置电压V1，漏极或源极连接于端口B，并且PMOS晶体管123A、123B和123C的栅极连接在一起，并且连接于放大使能信号SenseEn。本实施例中，PMOS晶体管123A、123B和123C均为PMOS型，但这并不是对预置电路123的组成形式的限定。

当第一输入输出数据信号和第二输入输出数据信号相差小于100毫伏时，放大使能信号SenseEn输出高电平信号，灵敏放大器121还没有开始工作，PMOS晶体管123A、123B和123C在放大使能信号SenseEn的控制下导通，可使灵敏放大器121的输出端(端口A和端口B)短接在一起，并且短接到预置电压V1，使灵敏放大器121在工作前处于平衡状态；当灵敏放大器121工作时，PMOS晶体管123A、123B和123C在放大使能信号SenseEn的控制下断开，即端口A和端口B分别直接连接于下一级电路。

RS锁存器124的两个输入端分别连接于端口A和端口B，两个输出端(端口C和端口D)连接于反馈增强电路122。当灵敏放大器121工作时，RS锁存器124被配置于用于锁存灵敏放大器121的输出信号，即用于锁存放大后的第一输入输出数据信号和放大后的第二输入输出数据信号，并输出给反馈增强电路122。

需要说明的是，预置电路123和RS锁存器124可分别结合灵敏放大器121和反馈增强电路122实施，也可以同时结合灵敏放大器121和反馈增强电路122实施，也可以不实施，即灵敏放大器121和反馈增强电路122直接连接。

本实施例中，反馈增强电路122包括第一反馈增强子电路1221和第二反馈增强子电路1222，第一反馈增强子电路1221连接于RS锁存器124和第一输入输出数据信号线YIO1的远端YIO1_far之间，当RS锁存器124的端口C输出高电平，端口D输出低电平时，第三反相器122E输出低电平，PMOS晶体管122A导通，而NMOS晶体管122B截止，第一输入输出数据信号线YIO1的远端YIO1_far被拉高至电源电压VDD，反之，当RS锁存器124的端口C输出低电平，端口D输出高电平时，NMOS晶体管122B导通，PMOS晶体管122A截止，第一输入输出数据信号线YIO1的远端YIO1_far被拉低至接地电压。

第二反馈增强子电路1222连接于RS锁存器124和第二输入输出数据信号线YIO2的远端YIO2_far之间，当RS锁存器124的端口C输出高电平，端口D输出低电平时，NMOS晶体管122C导通，第四反相器122F输出高电平，PMOS晶体管122D截止，第二输入输出数据信号线YIO2的远端YIO2_far被拉低至接地电压，反之，当RS锁存器124的端口C输出低电平，端口D输出高电平时，PMOS晶体管122D导通，NMOS晶体管122C截止，第二输入输出数据信号线YIO2的远端YIO2_far被拉高至电源电压VDD。

根据本发明实施例的第二驱动单元120，当远端的第一输入输出数据信号和第二输入输出数据信号差分大于等于100mv时，放大使能信号SenseEn使能灵敏放大器121开始工作，将第一输入输出数据信号和第二输入输出数据信号分别放大后输出；反馈增强电路122将第一输入输出数据信号线YIO1的远端YIO1_far和第二输入输出数据信号线YIO2的远端YIO2_far迅速拉高至电源电压VDD或拉低至接地电压，从而从远端驱动存储阵列，加速数据写入到存储阵列中。

本发明实施例的第一驱动单元可以从近端驱动存储器，第二驱动单元可从远端驱动存储器，从而提高存储器的写操作速度。列操作间隔时间(time of cas to cas delay，tCCD)用于反映存储器的读写速度，本发明实施例的技术方案可改善tCCD。

实施例二

如图5所示为本发明实施例的存储器200，包括第一驱动单元210、第二驱动单元220、存储阵列130、多条输入输出数据信号线YIO以及行译码和行地址控制140。

第一驱动单元210连接于输入输出数据信号线YIO的近端YIO_near，用于从输入输出数据信号线YIO的近端YIO_near驱动存储阵列130，从而进行存储器200的读写操作。

第二驱动单元220连接于输入输出数据信号线YIO的远端YIO_far，用于从输入输出数据信号线YIO的远端YIO_far驱动存储阵列130，进行存储器200的读写操作。

如图6所示，第二驱动单元220包括第一放大反馈电路221和第二放大反馈电路222。第一放大反馈电路221包括逻辑与非门221A和PMOS晶体管221B，其中，逻辑与非门221A具有两个输入端A1和A2，分别连接于输入输出数据信号线YIO的远端YIO_far和放大使能信号SenseEn；PMOS晶体管221B的栅极G3连接于逻辑与非门221A的输出端A3，源极S3连接于存储阵列130的工作电压VDD，漏极D3连接于输入输出数据信号线YIO的远端YIO_far。

第二放大反馈电路222包括第二反相器222A、逻辑或非门222B和NMOS晶体管222C，其中，第二反相器222A连接于放大使能信号SenseEn；逻辑或非门222B具有两个输入端B1和B2，分别连接于输入输出数据信号线YIO的远端YIO_far和第二反相器222A的输出端E；NMOS晶体管222C的栅极G4连接于逻辑或非门222B的输出端B3，源极S4接地，漏极D4连接于输入输出数据信号线YIO的远端YIO_far。

当放大使能信号SenseEn为高电平，输入输出数据信号线YIO的远端YIO_far输出高电平时，逻辑与非门221A输出低电平，PMOS晶体管221B导通，输入输出数据信号线YIO的远端YIO_far被迅速拉高到工作电压VDD。

当放大使能信号SenseEn为高电平，输入输出数据信号线YIO的远端YIO_far输出低电平时，第二反相器222A输出低电平，逻辑或非门222B输出高电平，NMOS晶体管222C导通，输入输出数据信号线YIO的远端YIO_far被迅速拉低到接地电压。

也就是说，在放大使能信号SenseEn输出高电平时，第二驱动单元220被使能，从输入输出数据信号线YIO的远端YIO_far驱动存储阵列130，加速写操作。

以上实施例提供的存储器包括第一驱动单元和第二驱动单元，分别从输入输出数据信号线的近端和远端驱动存储阵列，以加速存储器的写操作，改善存储器的tCCD。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。