本发明涉及显示技术领域，特别涉及一种移位寄存器单元、栅极驱动电路及显示装置。
背景技术：
随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。其中，goa(gatedriveronarray，阵列基板行驱动)技术将tft(thinfilmtransistor，薄膜晶体管)栅极驱动电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省去栅极集成电路(ic，integratedcircuit)的绑定(bonding)区域以及扇出(fan-out)区域的布线空间，不仅可以在材料成本和制作工艺两方面降低产品成本，还可以使显示面板做到两边对称和窄边框的美观设计。
现有的goa电路通常由多个级联的移位寄存器单元构成，各级移位寄存器单元对应连接一条栅线，用于输出驱动信号以驱动连接的栅线。目前，一般各级移位寄存器单元需要采用多个时钟信号以实现驱动信号的移位输出，从而导致需要设置多条用于传输时钟信号的时钟信号线，进而使得布线难度增加以及占用空间增大，不利于使显示面板实现窄边框设计。
技术实现要素：
本发明实施例提供一种移位寄存器单元、栅极驱动电路及显示装置，用以解决现有技术中由于时钟信号线较多导致的布线难度增加以及占用空间增大，不利于使显示面板实现窄边框设计的问题。
因此，本发明实施例提供了一种移位寄存器单元，包括：输入模块、复位模块、下拉控制模块以及输出模块；
所述输入模块用于在输入信号端的控制下将所述输入信号端的信号提供给上拉节点；
所述复位模块用于在所述输入信号端与时钟信号端的控制下将第一参考信号端的信号提供给所述上拉节点；
所述输出模块用于在所述时钟信号端与所述上拉节点的信号的控制下，将第二参考信号端的信号提供给输出信号端；
所述下拉控制模块用于根据所述第一参考信号端的信号使所述输出信号端复位。
可选地，在本发明实施例提供的上述移位寄存器单元中，所述复位模块包括：或非门和第一开关晶体管；
所述或非门的第一输入端与所述输入信号端相连，所述或非门的第二输入端与所述时钟信号端相连，所述或非门的输出端与所述第一开关晶体管的栅极相连；
所述第一开关晶体管的第一极与所述第一参考信号端相连，所述第一开关晶体管的第二极与所述上拉节点相连。
可选地，在本发明实施例提供的上述移位寄存器单元中，所述复位模块包括：与非门和第二开关晶体管；
所述与非门的第一输入端与所述输入信号端相连，所述与非门的第二输入端与所述时钟信号端相连，所述与非门的输出端与所述第二开关晶体管的栅极相连；
所述第二开关晶体管的第一极与所述第一参考信号端相连，所述第二开关晶体管的第二极与所述上拉节点相连。
可选地，在本发明实施例提供的上述移位寄存器单元中，所述输出模块包括：第三开关晶体管、第四开关晶体管以及存储电容；
所述第三开关晶体管的栅极与所述上拉节点相连，所述第三开关晶体管的第一极与所述时钟信号端相连，所述第三开关晶体管的第二极与所述第四开关晶体管的栅极相连；
所述第四开关晶体管的第一极与所述第二参考信号端相连，所述第四开关晶体管的第二极与所述输出信号端相连；
所述存储电容连接于所述上拉节点与所述输出信号端之间。
可选地，在本发明实施例提供的上述移位寄存器单元中，所述下拉控制模块包括：第一下拉控制子模块和/或第二下拉控制子模块；
所述第一下拉控制子模块用于在所述上拉节点的信号的电平与所述输入信号端的有效脉冲信号的电平相反时，将所述第一参考信号端的信号提供给所述输出信号端；
所述第二下拉控制子模块用于在所述时钟信号端的电平与所述输入信号端的有效脉冲信号的电平相反时，将所述第一参考信号端的信号提供给所述输出信号端。
可选地，在本发明实施例提供的上述移位寄存器单元中，所述第一下拉控制子模块包括：第五开关晶体管、第六开关晶体管以及第七开关晶体管；
所述第五开关晶体管的栅极与其第一极均与所述第二参考信号端相连，所述第五开关晶体管的第二极与第一下拉节点相连；
所述第六开关晶体管的栅极与所述上拉节点相连，所述第六开关晶体管的第一极与所述第一参考信号端相连，所述第六开关晶体管的第二极与所述第一下拉节点相连；
所述第七开关晶体管的栅极与所述第一下拉节点相连，所述第七开关晶体管的第一极与所述第一参考信号端相连，所述第七开关晶体管的第二极与所述输出信号端相连。
可选地，在本发明实施例提供的上述移位寄存器单元中，所述第二下拉控制子模块包括：第八开关晶体管、第九开关晶体管以及第十开关晶体管；
所述第八开关晶体管的栅极与其第一极均与所述第二参考信号端相连，所述第八开关晶体管的第二极与第二下拉节点相连；
所述第九开关晶体管的栅极与所述时钟信号端相连，所述第九开关晶体管的第一极与所述第一参考信号端相连，所述第九开关晶体管的第二极与所述第二下拉节点相连；
所述第十开关晶体管的栅极与所述第二下拉节点相连，所述第十开关晶体管的第一极与所述第一参考信号端相连，所述第十开关晶体管的第二极与所述输出信号端相连。
可选地，在本发明实施例提供的上述移位寄存器单元中，所述输入模块包括：第十一开关晶体管；
所述第十一开关晶体管的栅极与其第一极均与所述输入信号端相连，所述第十一开关晶体管的第二极与所述上拉节点相连。
相应地，本发明实施例还提供了一种栅极驱动电路，包括：级联的多个本发明实施例提供的移位寄存器单元；
第一级移位寄存器单元的输入信号端与帧触发信号端相连；
除所述第一级移位寄存器单元之外，其余各级移位寄存器单元的输入信号端分别与其相邻的上一级移位寄存器单元的输出信号端相连。
相应地，本发明实施例还提供了一种显示装置，包括本发明实施例提供的栅极驱动电路。
本发明有益效果如下：
本发明实施例提供的移位寄存器单元、栅极驱动电路及显示装置，通过输入模块在输入信号端的控制下将输入信号端的信号提供给上拉节点；通过输出模块在时钟信号端与上拉节点的信号的控制下，将第二参考信号端的信号提供给输出信号端，以使输出信号端输出有效脉冲信号。通过复位模块在输入信号端与时钟信号端的控制下将第一参考信号端的信号提供给上拉节点，以对上拉节点进行复位。通过下拉控制模块根据第一参考信号端的信号使输出信号端复位，以使输出信号端输出无效脉冲信号。这样通过上述四个模块的相互配合，可以使移位寄存器单元仅在一个时钟信号端的信号的控制下，实现正常的移位输出，即使移位寄存器单元的输出信号端输出对应的栅线所需的扫描信号，从而可以使设置的时钟信号线的数量降低，进而降低布线难度与占用空间，有利于使显示面板实现窄边框设计。
附图说明
图1为本发明实施例提供的移位寄存器单元的结构示意图之一；
图2为本发明实施例提供的移位寄存器单元的结构示意图之二；
图3为本发明实施例提供的移位寄存器单元的具体结构示意图之一；
图4为本发明实施例提供的或非门的具体结构示意图；
图5a为本发明实施例提供的电路时序图之一；
图5b为本发明实施例提供的电路时序图之二；
图6a为输入信号端的信号的仿真模拟图；
图6b为时钟信号端的信号的仿真模拟图；
图6c为输出信号端的信号的仿真模拟图；
图7为本发明实施例提供的移位寄存器单元的具体结构示意图之二；
图8a为本发明实施例提供的电路时序图之三；
图8b为本发明实施例提供的电路时序图之四；
图9为本发明实施例提供的栅极驱动电路的结构示意图。
具体实施方式
为了使本发明的目的，技术方案和优点更加清楚，下面结合附图，对本发明实施例提供的移位寄存器单元、栅极驱动电路及显示装置的具体实施方式进行详细地说明。应当理解，下面所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。并且在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
本发明实施例提供的一种移位寄存器单元，如图1所示，可以包括：输入模块10、复位模块20、下拉控制模块30以及输出模块40；
输入模块10用于在输入信号端input的控制下将输入信号端input的信号提供给上拉节点pu；
复位模块20用于在输入信号端input与时钟信号端ck0的控制下将第一参考信号端vr1的信号提供给上拉节点pu；
输出模块40用于在时钟信号端ck0与上拉节点pu的信号的控制下，将第二参考信号端vr2的信号提供给输出信号端out；
下拉控制模块30用于根据第一参考信号端vr1的信号使输出信号端out复位。
本发明实施例提供的上述移位寄存器单元，通过输入模块在输入信号端的控制下将输入信号端的信号提供给上拉节点；通过输出模块在时钟信号端与上拉节点的信号的控制下，将第二参考信号端的信号提供给输出信号端，以使输出信号端输出有效脉冲信号。通过复位模块在输入信号端与时钟信号端的控制下将第一参考信号端的信号提供给上拉节点，以对上拉节点进行复位。通过下拉控制模块根据第一参考信号端的信号使输出信号端复位，以使输出信号端输出无效脉冲信号。这样通过上述四个模块的相互配合，可以使移位寄存器单元仅在一个时钟信号端的信号的控制下，实现正常的移位输出，即使移位寄存器单元的输出信号端输出对应的栅线所需的扫描信号，从而可以使设置的时钟信号线的数量降低，进而降低布线难度与占用空间，有利于使显示面板实现窄边框设计。
在具体实施时，在本发明实施例中，输入信号端的有效脉冲信号为高电平信号，第一参考信号端的信号为低电平信号，第二参考信号端的信号为高电平信号，输出信号端的有效脉冲信号为高电平信号，输出信号端的无效脉冲信号为低电平信号。
或者，输入信号端的有效脉冲信号为低电平信号，第一参考信号端的信号为高电平信号，第二参考信号端的信号为低电平信号，输出信号端的有效脉冲信号为低电平信号，输出信号端的无效脉冲信号为高电平信号。在实际应用中，上述各信号的具体电压需要根据实际应用环境来设计确定，在此不作限定。
下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。
实施例一、
在具体实施时，在本发明实施例中，如图2所示，下拉控制模块30可以包括：第一下拉控制子模块31；其中，第一下拉控制子模块31可以用于在上拉节点pu的信号的电平与输入信号端input的有效脉冲信号的电平相反时，将第一参考信号端vr1的信号提供给输出信号端out。
或者，在具体实施时，如图2所示，下拉控制模块30也可以包括：第二下拉控制子模块32；其中，第二下拉控制子模块32用于在时钟信号端ck0的电平与输入信号端input的有效脉冲信号的电平相反时，将第一参考信号端vr1的信号提供给输出信号端out。
进一步地，在具体实施时，在本发明实施例中，如图2所示，下拉控制模块30可以包括：第一下拉控制子模块31与第二下拉控制子模块32；其中，第一下拉控制子模块31可以用于在上拉节点pu的信号的电平与输入信号端input的有效脉冲信号的电平相反时，将第一参考信号端vr1的信号提供给输出信号端out。第二下拉控制子模块32用于在时钟信号端ck0的电平与输入信号端input的有效脉冲信号的电平相反时，将第一参考信号端vr1的信号提供给输出信号端out。
在具体实施时，在本发明实施例中，如图3所示，第一下拉控制子模块31可以包括：第五开关晶体管m5、第六开关晶体管m6以及第七开关晶体管m7；其中，第五开关晶体管m5的栅极与其第一极均与第二参考信号端vr2相连，第五开关晶体管的第二极与第一下拉节点pd1相连。第六开关晶体管m6的栅极与上拉节点pu相连，第六开关晶体管m6的第一极与第一参考信号端vr1相连，第六开关晶体管m6的第二极与第一下拉节点pd1相连。第七开关晶体管m7的栅极与第一下拉节点pd1相连，第七开关晶体管m7的第一极与第一参考信号端vr1相连，第七开关晶体管m7的第二极与输出信号端out相连。
在具体实施时，第五开关晶体管形成二级管结构并连接于第二参考信号端与第一下拉节点之间。第六开关晶体管在上拉节点的控制下导通时，第二参考信号端与第一参考信号端通过第五开关晶体管与第六开关晶体管导通，则相当于第一参考信号端与第一下拉节点导通，以使第七开关晶体管在第一下拉节点的信号的控制下截止。第六开关晶体管在上拉节点的信号的控制下截止时，第二参考信号端与第一参考信号端断路，则相当于第一下拉节点直接与第二参考信号端导通，以使第七开关晶体管在第一下拉节点的信号的控制下导通，从而将第一参考信号端的信号提供给输出信号端，以对输出信号端进行复位。
在具体实施时，在本发明实施例中，如图3所示，第二下拉控制子模块32可以包括：第八开关晶体管m8、第九开关晶体管m9以及第十开关晶体管m10；其中，第八开关晶体管m8的栅极与其第一极均与第二参考信号端vr2相连，第八开关晶体管m8的第二极与第二下拉节点pd2相连。
第九开关晶体管m9的栅极与时钟信号端ck0相连，第九开关晶体管m9的第一极与第一参考信号端vr1相连，第九开关晶体管m9的第二极与第二下拉节点pd2相连。
第十开关晶体管m10的栅极与第二下拉节点pd2相连，第十开关晶体管m10的第一极与第一参考信号端vr1相连，第十开关晶体管m10的第二极与输出信号端out相连。
在具体实施时，第八开关晶体管形成二级管结构并连接于第二参考信号端与第二下拉节点之间。第九开关晶体管在时钟信号端的控制下导通时，第二参考信号端与第一参考信号端可以通过第八开关晶体管与第九开关晶体管导通，则相当于第一参考信号端与第二下拉节点导通，以使第十开关晶体管在第二下拉节点的信号的控制下截止。第九开关晶体管在时钟信号端的控制下截止时，第二参考信号端与第一参考信号端断路，则相当于第二下拉节点直接与第二参考信号端导通，以使第十开关晶体管在第二下拉节点的信号的控制下导通，从而将第一参考信号端的信号提供给输出信号端，以对输出信号端进行复位。
在具体实施时，在本发明实施例中，如图3所示，输入模块10可以包括：第十一开关晶体管m11；其中，第十一开关晶体管m11的栅极与其第一极均与输入信号端input相连，第十一开关晶体管m11的第二极与上拉节点pu相连。
在具体实施时，第十一开关晶体管在输入信号端的控制下导通时，可以将输入信号端的信号提供给上拉节点。
在具体实施时，在本发明实施例中，如图3所示，复位模块20可以包括：或非门nor和第一开关晶体管m1；其中，或非门nor的第一输入端与输入信号端input相连，或非门nor的第二输入端与时钟信号端ck0相连，或非门nor的输出端与第一开关晶体管m1的栅极相连。
第一开关晶体管m1的第一极与第一参考信号端vr1相连，第一开关晶体管m1的第二极与上拉节点pu相连。
在具体实施时，或非门可以仅在其所有输入端均为低电平信号时，其输出端输出高电平信号，其余情况其输出端输出低电平信号。第一开关晶体管在其栅极的信号的控制下导通时，可以将第一参考信号端的信号提供给上拉节点。
在具体实施时，如图4所示，或非门可以包括：第十二开关晶体管m12、第十三开关晶体管m13、第十四开关晶体管m14、第十五开关晶体管m15、第十六开关晶体管m16、第十七开关晶体管m17、第十八开关晶体管m18以及第十九开关晶体管m19；其中，
第十二开关晶体管m12的栅极与输入信号端input相连，第十二开关晶体管m12的第一极与第一参考信号端vr1相连，第十二开关晶体管m12的第二极与第十五开关晶体管m15的栅极相连。
第十三开关晶体管m13的栅极与时钟信号端ck0相连，第十三开关晶体管m13的第一极与第一参考信号端vr1相连，第十三开关晶体管m13的第二极与第十五开关晶体管m15的栅极相连。
第十四开关晶体管m14的栅极及其第一极均与第二参考信号端vr2相连，第十四开关晶体管m14的第二极与第十五开关晶体管m15的栅极相连。
第十五开关晶体管m15的第一极与第一参考信号端vr1相连，第十五开关晶体管m15的第二极与第十八开关晶体管m18的栅极相连。
第十六开关晶体管m16的栅极与输入信号端input相连，第十六开关晶体管m16的第一极与第二参考信号端vr2相连，第十六开关晶体管m16的第二极与第十八开关晶体管m18的栅极相连。
第十七开关晶体管m17的栅极与时钟信号端ck0相连，第十七开关晶体管m17的第一极与第二参考信号端vr2相连，第十七开关晶体管m17的第二极与第十八开关晶体管m18的栅极相连。
第十八开关晶体管m18的第一极与第一参考信号端vr1相连，第十八开关晶体管m18的第二极与第一开关晶体管m1的栅极相连。
第十九开关晶体管m19的栅极及其第一极均与第二参考信号端vr2相连，第十九开关晶体管m19的第二极与第一开关晶体管m1的栅极相连。当然，上述仅是举例说明书或非门的具体结构。本发明实施例中的或非门还可以与相关技术中的结构相同，在此不作限定。
在具体实施时，在本发明实施例中，如图3所示，输出模块40可以包括：第三开关晶体管m3、第四开关晶体管m4以及存储电容cst；其中，第三开关晶体管m3的栅极与上拉节点pu相连，第三开关晶体管m3的第一极与时钟信号端ck0相连，第三开关晶体管m3的第二极与第四开关晶体管m4的栅极相连。
第四开关晶体管m4的第一极与第二参考信号端vr2相连，第四开关晶体管m4的第二极与输出信号端out相连。
存储电容cst连接于上拉节点pu与输出信号端out之间。
在具体实施时，第三开关晶体管在上拉节点的信号的控制下导通时，可以将时钟信号端的信号提供给第四开关晶体管的栅极。第四开关晶体管在其栅极的信号的控制下导通时，可以将第二参考信号端的信号提供给输出信号端。存储电容可以存储其两端的电压，以及在上拉节点浮接时，可以保持其两端的电压差稳定。
以上仅是举例说明本发明实施例提供的移位寄存器单元中各模块的具体结构，在具体实施时，上述各模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
进一步地，为了简化制备工艺，在具体实施时，在本发明实施例中，如图3所示，所有开关晶体管可以均为n型晶体管。
需要说明的是，本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(tft，thinfilmtransistor)，也可以是金属氧化物半导体场效应管(mos，metaloxidescmiconductor)，在此不作限定。在具体实施中，可以根据开关晶体管类型以及信号端的信号，将其第一极作为源极，第二极作为漏极；或者反之，将第一极作为漏极，第二极作为源极，在此不作限定。
下面结合图5a所示的电路时序图，对图3所示的移位寄存器单元的工作过程作以描述。下述描述中以1表示高电平信号，0表示低电平信号，其中，1和0代表其逻辑电平，仅是为了更好的解释本发明实施例提供的上述移位寄存器单元的工作过程，而不是在具体实施时施加在各开关晶体管的栅极上的电平。
具体地，选取图5a中的t1、t2、t3以及t4四个阶段。并且，输入信号端input的有效脉冲信号为高电平信号，第一参考信号端vr1的信号为低电平信号，第二参考信号端vr2的信号为高电平信号。
在t1阶段，input＝1，ck0＝0。
由于input＝1与ck0＝0，因此或非门nor输出低电平信号，以控制第一开关晶体管m1截止。由于input＝1，因此第十一开关晶体管m11导通，以将输入信号端input的高电平信号提供给上拉节点pu，使上拉节点pu的信号为高电平信号，从而控制第三开关晶体管m3与第六开关晶体管m6均导通。导通的第三开关晶体管m3将时钟信号端ck0的低电平信号提供给第四开关晶体管m4的栅极，控制第四开关晶体管m4截止。由于第五开关晶体管m5形成二极管连接结构，因此第二参考信号端vr2与第一参考信号端vr1通过第五开关晶体管m5与第六开关晶体管m6导通，使得第一下拉节点pd1的信号相当于第一参考信号端vr1的低电平信号，从而控制第七开关晶体管m7截止。由于ck0＝0，因此第九开关晶体管m9截止，导致第二参考信号端vr2与第一参考信号端vr1截止，使得第二下拉节点pd2的信号相当于第二参考信号端vr2的高电平信号，从而控制第十开关晶体管m10导通，以将第一参考信号端的低电平信号提供给输出信号端out，使输出信号端out输出低电平信号。
在t2阶段，input＝1，ck0＝1。
由于input＝1与ck0＝1，因此或非门nor输出低电平信号，以控制第一开关晶体管m1截止。由于input＝1，因此，第十一开关晶体管m11导通，以将输入信号端input的高电平信号提供给上拉节点pu，使上拉节点pu的信号为高电平信号，从而控制第三开关晶体管m3导通，以将时钟信号端ck0的高电平信号提供给第四开关晶体管m4的栅极，控制第四开关晶体管m4导通，以将第二参考信号端vr2的高电平信号提供给输出信号端out。由于存储电容连cst的作用，可以使上拉节点pu进一步拉高，从而使第三开关晶体管m3与第六开关晶体管m6完全导通。导通的第三开关晶体管m3可以将时钟信号端ck0的高电平信号提供给第四开关晶体管m4的栅极，控制第四开关晶体管m4导通以将第二参考信号端vr2的高电平信号提供给输出信号端out，使输出信号端out输出高电平信号。由于第五开关晶体管m5形成二极管连接结构，因此第二参考信号端vr2与第一参考信号端vr1通过第五开关晶体管m5与第六开关晶体管m6导通，使得第一下拉节点pd1的信号相当于第一参考信号端vr1的低电平信号，从而控制第七开关晶体管m7截止。由于ck0＝1，因此第九开关晶体管m9导通，因此第二参考信号端vr2与第一参考信号端vr1通过第八开关晶体管m8与第九开关晶体管m9导通，使得第二下拉节点pd2的信号相当于第一参考信号端vr1的低电平信号，从而控制第十开关晶体管m10截止。
在t3阶段，input＝0，ck0＝1。
由于input＝0与ck0＝1，因此或非门nor输出低电平信号，以控制第一开关晶体管m1截止。由于input＝0，因此第十一开关晶体管m11截止。由于ck0＝1，因此第九开关晶体管m9导通，因此第二参考信号端vr2与第一参考信号端vr1通过第八开关晶体管m8与第九开关晶体管m9导通，使得第二下拉节点pd2的信号相当于第一参考信号端vr1的低电平信号，从而控制第十开关晶体管m10截止。因此上拉节点pu浮接，由于存储电容cst的作用可以保持上拉节点pu的信号仍为高电平信号，从而控制第三开关晶体管m3导通，以将时钟信号端ck0的高电平信号提供给第四开关晶体管m4的栅极，控制第四开关晶体管m4导通，以将第二参考信号端vr2的高电平信号提供给输出信号端out。由于存储电容连cst的作用，可以使上拉节点pu进一步拉高，从而使第三开关晶体管m3与第六开关晶体管m6完全导通。导通的第三开关晶体管m3可以将时钟信号端ck0的高电平信号提供给第四开关晶体管m4的栅极，控制第四开关晶体管m4导通以将第二参考信号端vr2的高电平信号提供给输出信号端out，使输出信号端out输出高电平信号。由于第五开关晶体管m5形成二极管连接结构，因此第二参考信号端vr2与第一参考信号端vr1通过第五开关晶体管m5与第六开关晶体管m6导通，使得第一下拉节点pd1的信号相当于第一参考信号端vr1的低电平信号，从而控制第七开关晶体管m7截止。
在t4阶段，input＝0，ck0＝0。
由于input＝0，因此第十一开关晶体管m11截止。由于input＝0与ck0＝0，因此或非门nor输出高电平信号，以控制第一开关晶体管m1导通。导通的第一开关晶体管m1将第一参考信号端vr1的低电平信号提供给上拉节点pu，以控制第三开关晶体管m3与第六开关晶体管m6截止。由于第六开关晶体管m6截止，因此第二参考信号端vr2与第一参考信号端vr1断路，使得第一下拉节点pd1的信号相当于第二参考信号端vr2的高电平信号，从而控制第七开关晶体管m7导通。导通的第七开关晶体管m7将第一参考信号端vr1的低电平信号提供给输出信号端out，使输出信号端out输出低电平信号，以对输出信号端out进行复位。由于ck0＝0，因此第九开关晶体管m9截止。因此第二参考信号端vr2与第一参考信号端vr1断路，使得第二下拉节点pd2的信号相当于第二参考信号端vr2的高电平信号，从而控制第十开关晶体管m10导通。导通的第十开关晶体管m10将第一参考信号端vr1的低电平信号提供给输出信号端out，使输出信号端out输出低电平信号，以对输出信号端out进行复位。
在t4阶段之后，还可以包括t5阶段，即input＝0，ck0＝1。由于input＝0，因此第十一开关晶体管m11截止。由于input＝0与ck0＝1，因此或非门nor输出低电平信号，以控制第一开关晶体管m1截止。因此上拉节点pu浮接，由于存储电容cst的作用可以保持上拉节点pu的信号为低电平信号，以控制第三开关晶体管m3与第六开关晶体管m6截止。由于第六开关晶体管m6截止，因此第二参考信号端vr2与第一参考信号端vr1断路，使得第一下拉节点pd1的信号相当于第二参考信号端vr2的高电平信号，从而控制第七开关晶体管m7导通。导通的第七开关晶体管m7将第一参考信号端vr1的低电平信号提供给输出信号端out，使输出信号端out输出低电平信号。由于ck0＝1，因此第九开关晶体管m9导通。因此第二参考信号端vr2与第一参考信号端vr1通过第八开关晶体管m8与第九开关晶体管m9导通，使得第二下拉节点pd2的信号相当于第一参考信号端vr1的低电平信号，从而控制第十开关晶体管m10截止。
本发明实施例提供的上述移位寄存器单元，在t5阶段之后，可以重复执行t4阶段和t5阶段的工作过程，直至输入信号端input的信号再次变为高电平信号。
通过实施例一可以看出，本发明实施例提供的上述移位寄存器单元仅需输入一个时钟信号，即可使输出信号端输出移位后的信号，从而可以使设置的时钟信号线的数量降低，进而降低布线难度与占用空间，以及有利于使显示面板实现窄边框设计。
实施例二、
本发明实施例提供的上述移位寄存器单元还可以仅需通过改变时钟信号端的有效脉冲信号(即时钟信号端中与输入信号端的有效脉冲信号的电平相同的信号)的时长，以控制输出信号端输出的有效脉冲信号的时长，而不需要进行电路的改动和工艺的改变，从而可以降低移位寄存器单元的难度，以及降低工艺复杂问题，降低成本。
下面以图3所示的移位寄存器单元的结构为例，结合图5b所示的电路时序图对本发明实施例提供的上述移位寄存器单元的工作过程作以描述。其中，图5b中的时钟信号端ck0在一个周期内的高电平信号的时长大于图5a中的时钟信号端ck0在一个周期内的高电平信号的时长。图5b中的输入信号端input的有效脉冲信号的时长与图5a中的输入信号端input的有效脉冲信号的时长相同。并且，在一个显示帧内，仅时钟信号端ck0的一个上升沿位于输入信号端input的上升沿和下降沿之间。具体地，选取图5b中的t1、t2、t3以及t4四个阶段。并且，第一参考信号端vr1的信号为低电平信号，第二参考信号端vr2的信号为高电平信号。
在t1阶段，input＝1，ck0＝0。其具体工作过程与实施例一中t1阶段的工作过程相同，在此不作赘述。
在t2阶段，input＝1，ck0＝1。
由于input＝1与ck0＝1，因此或非门nor输出低电平信号，以控制第一开关晶体管m1截止。由于input＝1，因此，第十一开关晶体管m11导通，以将输入信号端input的高电平信号提供给上拉节点pu，使上拉节点pu的信号为高电平信号，从而控制第三开关晶体管m3导通，以将时钟信号端ck0的高电平信号提供给第四开关晶体管m4的栅极，控制第四开关晶体管m4导通，以将第二参考信号端vr2的高电平信号提供给输出信号端out。由于存储电容连cst的作用，可以使上拉节点pu进一步拉高，从而使第三开关晶体管m3与第六开关晶体管m6完全导通。导通的第三开关晶体管m3可以将时钟信号端ck0的高电平信号提供给第四开关晶体管m4的栅极，控制第四开关晶体管m4导通以将第二参考信号端vr2的高电平信号提供给输出信号端out，使输出信号端out输出高电平信号。由于第五开关晶体管m5形成二极管连接结构，因此第二参考信号端vr2与第一参考信号端vr1通过第五开关晶体管m5与第六开关晶体管m6导通，使得第一下拉节点pd1的信号相当于第一参考信号端vr1的低电平信号，从而控制第七开关晶体管m7截止。由于ck0＝1，因此第九开关晶体管m9导通，因此第二参考信号端vr2与第一参考信号端vr1通过第八开关晶体管m8与第九开关晶体管m9导通，使得第二下拉节点pd2的信号相当于第一参考信号端vr1的低电平信号，从而控制第十开关晶体管m10截止。可以看出，本实施例中t2阶段与实施例一中的t2阶段的工作过程相同。
在t3阶段，input＝0，ck0＝1。
由于input＝0与ck0＝1，因此或非门nor输出低电平信号，以控制第一开关晶体管m1截止。由于input＝0，因此第十一开关晶体管m11截止。由于ck0＝1，因此第九开关晶体管m9导通，因此第二参考信号端vr2与第一参考信号端vr1通过第八开关晶体管m8与第九开关晶体管m9导通，使得第二下拉节点pd2的信号相当于第一参考信号端vr1的低电平信号，从而控制第十开关晶体管m10截止。因此上拉节点pu浮接，由于存储电容cst的作用可以保持上拉节点pu的信号仍为高电平信号，从而控制第三开关晶体管m3导通，以将时钟信号端ck0的高电平信号提供给第四开关晶体管m4的栅极，控制第四开关晶体管m4导通，以将第二参考信号端vr2的高电平信号提供给输出信号端out。由于存储电容连cst的作用，可以使上拉节点pu进一步拉高，从而使第三开关晶体管m3与第六开关晶体管m6完全导通。导通的第三开关晶体管m3可以将时钟信号端ck0的高电平信号提供给第四开关晶体管m4的栅极，控制第四开关晶体管m4导通以将第二参考信号端vr2的高电平信号提供给输出信号端out，使输出信号端out输出高电平信号。由于第五开关晶体管m5形成二极管连接结构，因此第二参考信号端vr2与第一参考信号端vr1通过第五开关晶体管m5与第六开关晶体管m6导通，使得第一下拉节点pd1的信号相当于第一参考信号端vr1的低电平信号，从而控制第七开关晶体管m7截止。可以看出，本实施例中t3阶段与实施例一中的t3阶段的工作过程相同。
在t4阶段，input＝0，ck0＝0。其具体工作过程与实施例一中t4阶段的工作过程相同，在此不作赘述。
当然，在t4阶段之后还可以包括t5阶段，在t5阶段，input＝0，ck0＝1。其具体工作过程与实施例一中t5阶段的工作过程相同，在此不作赘述。
本发明实施例提供的上述移位寄存器单元，在t5阶段之后，可以重复执行t4阶段和t5阶段的工作过程，直至输入信号端input的信号再次变为高电平信号。
以图3所示的结构为例，采用图6a至图6c所示的各信号的仿真模拟时序图对移位寄存器单元的工作过程进行仿真模拟。在图6a至图6c中，纵坐标代表电压，横坐标代表时间，其中，图6a代表输入信号端input的信号，图6b代表时钟信号端ck0的信号，图6c代表输出信号端out的信号。通过图6a至图6c可以看出，本发明实施例提供的上述移位寄存器单元，在时钟信号端ck0的高电平信号的时长延长时，输出信号端out输出的高电平信号同样延长相应的时间。
实施例三、
下面说明输入信号端的有效脉冲信号为低电平信号时，本发明实施例提供的移位寄存器单元的结构和工作过程。
在输入信号端的有效脉冲信号为低电平信号，可以将实施例一中的第三至第十一开关晶体管m3～m11由n型晶体管直接替换为p型晶体管，且其连接方式不变，以作为本实施例中的移位寄存器单元的结构。并且，本发明实施例三提供的移位寄存器单元与实施例一提供的移位寄存器单元连接方式相同的部分在此不再赘述，下面只说明不同的部分。
在具体实施时，复位模块的具体结构也可以采用其他实施方式。在本发明实施例中，如图7所示，复位模块可以包括：与非门nand和第二开关晶体管m2；其中，与非门nand的第一输入端与输入信号端input相连，与非门nand的第二输入端与时钟信号端ck0相连，与非门nand的输出端与第二开关晶体管m2的栅极相连。第二开关晶体管m2的第一极与第一参考信号端vr1相连，第二开关晶体管m2的第二极与上拉节点pu相连。
在具体实施时，与非门可以仅在其所有输入端均为高电平信号时，其输出端输出低电平信号，其余情况其输出端输出高电平信号。第二开关晶体管在其栅极的信号的控制下导通时，可以将第一参考信号端的信号提供给上拉节点。
在具体实施时，在本发明实施例中，如图7所示，第二开关晶体管m2可以为p型晶体管。
在具体实施时，在本发明实施例中，与非门的结构可以与相关技术中的结构相同，在此不作限定。
下面结合图8a所示的电路时序图对图7所示的移位寄存器单元的工作过程作以描述。下述描述中以1表示高电平信号，0表示低电平信号，其中，1和0代表其逻辑电平，仅是为了更好的解释本发明实施例提供的上述移位寄存器单元的工作过程，而不是在具体实施时施加在各开关晶体管的栅极上的电平。
具体地，主要选取图8a中的t1、t2、t3以及t4四个阶段。
在t1阶段，input＝0，ck0＝1。
由于input＝0与ck0＝0，因此与非门nand输出高电平信号，以控制第一开关晶体管m1截止。由于input＝0，因此第十一开关晶体管m11导通，以将输入信号端input的低电平信号提供给上拉节点pu，使上拉节点pu的信号为低电平信号，从而控制第三开关晶体管m3与第六开关晶体管m6均导通。导通的第三开关晶体管m3将时钟信号端ck0的高电平信号提供给第四开关晶体管m4的栅极，控制第四开关晶体管m4截止。由于第五开关晶体管m5形成二极管连接结构，因此第二参考信号端vr2与第一参考信号端vr1通过第五开关晶体管m5与第六开关晶体管m6导通，使得第一下拉节点pd1的信号相当于第一参考信号端vr1的高电平信号，从而控制第七开关晶体管m7截止。由于ck0＝1，因此第九开关晶体管m9截止，导致第二参考信号端vr2与第一参考信号端vr1截止，使得第二下拉节点pd2的信号相当于第二参考信号端vr2的低电平信号，从而控制第十开关晶体管m10导通，以将第一参考信号端的高电平信号提供给输出信号端out，使输出信号端out输出高电平信号。
在t2阶段，input＝0，ck0＝0。
由于input＝0与ck0＝0，因此或非门nor输出高电平信号，以控制第一开关晶体管m1截止。由于input＝0，因此，第十一开关晶体管m11导通，以将输入信号端input的低电平信号提供给上拉节点pu，使上拉节点pu的信号为低电平信号，从而控制第三开关晶体管m3导通，以将时钟信号端ck0的低电平信号提供给第四开关晶体管m4的栅极，控制第四开关晶体管m4导通，以将第二参考信号端vr2的低电平信号提供给输出信号端out。由于存储电容连cst的作用，可以使上拉节点pu进一步拉低，从而使第三开关晶体管m3与第六开关晶体管m6完全导通。导通的第三开关晶体管m3可以将时钟信号端ck0的低电平信号提供给第四开关晶体管m4的栅极，控制第四开关晶体管m4导通以将第二参考信号端vr2的低电平信号提供给输出信号端out，使输出信号端out输出低电平信号。由于第五开关晶体管m5形成二极管连接结构，因此第二参考信号端vr2与第一参考信号端vr1通过第五开关晶体管m5与第六开关晶体管m6导通，使得第一下拉节点pd1的信号相当于第一参考信号端vr1的高电平信号，从而控制第七开关晶体管m7截止。由于ck0＝0，因此第九开关晶体管m9导通，因此第二参考信号端vr2与第一参考信号端vr1通过第八开关晶体管m8与第九开关晶体管m9导通，使得第二下拉节点pd2的信号相当于第一参考信号端vr1的高电平信号，从而控制第十开关晶体管m10截止。
在t3阶段，input＝1，ck0＝0。
由于input＝1与ck0＝0，因此或非门nor输出低电平信号，以控制第一开关晶体管m1截止。由于input＝1，因此第十一开关晶体管m11截止。由于ck0＝0，因此第九开关晶体管m9导通，因此第二参考信号端vr2与第一参考信号端vr1通过第八开关晶体管m8与第九开关晶体管m9导通，使得第二下拉节点pd2的信号相当于第一参考信号端vr1的高电平信号，从而控制第十开关晶体管m10截止。因此上拉节点pu浮接，由于存储电容cst的作用可以保持上拉节点pu的信号仍为低电平信号，从而控制第三开关晶体管m3导通，以将时钟信号端ck0的低电平信号提供给第四开关晶体管m4的栅极，控制第四开关晶体管m4导通，以将第二参考信号端vr2的低电平信号提供给输出信号端out。由于存储电容连cst的作用，可以使上拉节点pu进一步拉低，从而使第三开关晶体管m3与第六开关晶体管m6完全导通。导通的第三开关晶体管m3可以将时钟信号端ck0的低电平信号提供给第四开关晶体管m4的栅极，控制第四开关晶体管m4导通以将第二参考信号端vr2的低电平信号提供给输出信号端out，使输出信号端out输出低电平信号。由于第五开关晶体管m5形成二极管连接结构，因此第二参考信号端vr2与第一参考信号端vr1通过第五开关晶体管m5与第六开关晶体管m6导通，使得第一下拉节点pd1的信号相当于第一参考信号端vr1的高电平信号，从而控制第七开关晶体管m7截止。
在t4阶段，input＝1，ck0＝1。
由于input＝1，因此第十一开关晶体管m11截止。由于input＝1与ck0＝1，因此或非门nor输出低电平信号，以控制第一开关晶体管m1导通。导通的第一开关晶体管m1将第一参考信号端vr1的高电平信号提供给上拉节点pu，以控制第三开关晶体管m3与第六开关晶体管m6截止。由于第六开关晶体管m6截止，因此第二参考信号端vr2与第一参考信号端vr1断路，使得第一下拉节点pd1的信号相当于第二参考信号端vr2的低电平信号，从而控制第七开关晶体管m7导通。导通的第七开关晶体管m7将第一参考信号端vr1的高电平信号提供给输出信号端out，使输出信号端out输出高电平信号，以对输出信号端out进行复位。由于ck0＝1，因此第九开关晶体管m9截止。因此第二参考信号端vr2与第一参考信号端vr1断路，使得第二下拉节点pd2的信号相当于第二参考信号端vr2的低电平信号，从而控制第十开关晶体管m10导通。导通的第十开关晶体管m10将第一参考信号端vr1的高电平信号提供给输出信号端out，使输出信号端out输出高电平信号，以对输出信号端out进行复位。
在t4阶段之后，还可以包括t5阶段，即input＝1，ck0＝0。由于input＝1，因此第十一开关晶体管m11截止。由于input＝1与ck0＝0，因此或非门nor输出高电平信号，以控制第一开关晶体管m1截止。因此上拉节点pu浮接，由于存储电容cst的作用可以保持上拉节点pu的信号为高电平信号，以控制第三开关晶体管m3与第六开关晶体管m6截止。由于第六开关晶体管m6截止，因此第二参考信号端vr2与第一参考信号端vr1断路，使得第一下拉节点pd1的信号相当于第二参考信号端vr2的低电平信号，从而控制第七开关晶体管m7导通。导通的第七开关晶体管m7将第一参考信号端vr1的高电平信号提供给输出信号端out，使输出信号端out输出高电平信号。由于ck0＝0，因此第九开关晶体管m9导通。因此第二参考信号端vr2与第一参考信号端vr1通过第八开关晶体管m8与第九开关晶体管m9导通，使得第二下拉节点pd2的信号相当于第一参考信号端vr1的高电平信号，从而控制第十开关晶体管m10截止。
本发明实施例提供的上述移位寄存器单元，在t5阶段之后，可以重复执行t4阶段和t5阶段的工作过程，直至输入信号端input的信号再次变为低电平信号。
通过实施例三可以看出，本发明实施例提供的上述移位寄存器单元仅需输入一个时钟信号，即可使输出信号端输出移位后的信号，从而可以使设置的时钟信号线的数量降低，进而降低布线难度与占用空间，以及有利于使显示面板实现窄边框设计。
实施例四、
本发明实施例提供的上述移位寄存器单元还可以仅需通过改变时钟信号端的有效脉冲信号(即时钟信号端中与输入信号端的有效脉冲信号的电平相同的信号)的时长，以控制输出信号端输出的有效脉冲信号的时长，而不需要进行电路的改动和工艺的改变，从而可以降低移位寄存器单元的难度，以及降低工艺复杂问题，降低成本。
下面以图7所示的移位寄存器单元的结构为例，结合图8b所示的电路时序图对本发明实施例提供的上述移位寄存器单元的工作过程作以描述。其中，图8b中的时钟信号端ck0在一个周期内的低电平信号的时长大于图8a中的时钟信号端ck0在一个周期内的低电平信号的时长。图8b中的输入信号端input的有效脉冲信号的时长与图8a中的输入信号端input的有效脉冲信号的时长相同。并且，在一个显示帧内，仅时钟信号端ck0的一个下降沿位于输入信号端input的下降沿和上升沿之间。具体地，选取图8b中的t1、t2、t3以及t4四个阶段。
在t1阶段，input＝0，ck0＝1。其具体工作过程与实施例三中t1阶段的工作过程相同，在此不作赘述。
在t2阶段，input＝0，ck0＝0。其具体工作过程与实施例三中t2阶段的工作过程相同，在此不作赘述。
在t3阶段，input＝1，ck0＝0。其具体工作过程与实施例三中t3阶段的工作过程相同，在此不作赘述。
在t4阶段，input＝1，ck0＝1。其具体工作过程与实施例三中t4阶段的工作过程相同，在此不作赘述。
当然，在t4阶段之后还可以包括t5阶段，在t5阶段，input＝1，ck0＝0。其具体工作过程与实施例三中t5阶段的工作过程相同，在此不作赘述。
本发明实施例提供的上述移位寄存器单元，在t5阶段之后，可以重复执行t4阶段和t5阶段的工作过程，直至输入信号端input的信号再次变为高电平信号。
基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图9所示，包括：级联的多个本发明实施例提供的上述移位寄存器单元：sr(1)、sr(2)…sr(n)…sr(n-1)、sr(n)(共n个移位寄存器，1≤n≤n)，
第一级移位寄存器单元sr(1)的输入信号端input与帧触发信号端stv相连；
除第一级移位寄存器单元sr(1)之外，其余各级移位寄存器单元sr(n)的输入信号端input分别与其相邻的上一级移位寄存器单元sr(n-1)的输出信号端out相连。
具体地，上述栅极驱动电路中的每个移位寄存器单元的具体结构与本发明上述移位寄存器单元在功能和结构上均相同，重复之处不再赘述。
在具体实施时，在本发明实施例中，如图9所示，第3k-2级移位寄存器单元的时钟信号端ck0均与同一时钟线相连，即均与第一时钟线ckv1相连。第3k-1级移位寄存器单元的时钟信号端ck0均与同一时钟线相连，即均与第二时钟线ckv2相连。第3k级移位寄存器单元的时钟信号端ck0均与同一时钟线相连，即均与第三时钟线ckv3相连；其中，k为正整数。
在具体实施时，本发明实施例提供的栅极驱动电路可以应用于液晶显示面板(liquidcrystaldisplay，lcd)中，也可以应用于有机电致发光(organiclight-emittingdiode，oled)显示面板中，在此不作限定。并且，由于本发明实施例中的栅极驱动电路仅需三条时钟信号线即可实现驱动显示面板中的栅线，从而可以有利于实现显示面板的窄边框设计。
基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述栅极驱动电路。该显示装置解决问题的原理与前述移位寄存器单元相似，因此该显示装置的实施可以参见前述移位寄存器单元的实施，重复之处在此不再赘述。
在具体实施时，本发明实施例提供的显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。
本发明实施例提供的移位寄存器单元、栅极驱动电路及显示装置，通过输入模块在输入信号端的控制下将输入信号端的信号提供给上拉节点；通过输出模块在时钟信号端与上拉节点的信号的控制下，将第二参考信号端的信号提供给输出信号端，以使输出信号端输出有效脉冲信号。通过复位模块在输入信号端与时钟信号端的控制下将第一参考信号端的信号提供给上拉节点，以对上拉节点进行复位。通过下拉控制模块根据第一参考信号端的信号使输出信号端复位，以使输出信号端输出无效脉冲信号。这样通过上述四个模块的相互配合，可以使移位寄存器单元仅在一个时钟信号端的信号的控制下，实现正常的移位输出，即使移位寄存器单元的输出信号端输出对应的栅线所需的扫描信号，从而可以使设置的时钟信号线的数量降低，进而降低布线难度与占用空间，有利于使显示面板实现窄边框设计。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。