存储系统、确定其错误的方法及包括其的电子设备与流程

本申请要求于2018年1月31日在韩国知识产权局(kipo)提交的韩国专利申请no.10-2018-0012200的优先权，其全部公开内容通过引用并入本文。

本发明构思的示例性实施例涉及存储系统、确定存储系统的错误的方法以及包括该存储系统的电子设备。

背景技术：

通常，高带宽存储器(hbm)包括多通道存储器和连接多通道存储器和存储控制器的通道路径。

当在包括多通道存储器的存储系统中出现错误时，可能难以确定出现错误的位置。例如，错误可能出现在存储系统中或连接多通道存储器与存储控制器的通道路径中。

另外，当为了检测错误而将存储系统转接(transmit)到独立的错误确定系统而非真实的工作负载系统时，错误不再现，因此可能无法确定错误的位置。

技术实现要素：

在根据本发明构思的存储系统的示例性实施例中，所述存储系统包括：存储装置，所述存储装置包括缓冲器裸片、设置在所述缓冲器裸片上的多个核心裸片、多个通道和穿硅通路，所述穿硅通路被配置为在所述缓冲器裸片与所述多个核心裸片中的至少一个核心裸片之间发送信号；存储控制器，所述存储控制器被配置为向所述存储装置输出命令信号和地址信号，向所述存储装置输出数据信号，以及从所述存储装置接收数据信号；以及内插件，所述内插件包括用于连接所述存储控制器和所述多个通道的多个通道路径，其中，所述存储装置还包括用于改变所述多个通道与所述多个通道路径之间的连接状态的路径选择器，其中，当在所述多个通道与所述多个通道路径之间的第一连接状态下检测到所述存储系统的错误时，所述路径选择器将所述多个通道与所述多个通道路径之间的所述第一连接状态改变为第二连接状态。

在根据本发明构思的确定包括存储装置和存储控制器的存储系统的错误的方法的示例性实施例中，所述方法包括：在存储装置的多个通道与所述存储系统的多个通道路径之间的第一连接状态下检测所述存储系统的错误，所述多个通道路径将所述多个通道连接到所述存储控制器，所述存储装置包括缓冲器裸片、设置在所述缓冲器裸片上的多个核心裸片和穿硅通路，所述穿硅通路被配置为在所述多个核心裸片中的至少一个核心裸片与所述缓冲器裸片之间发送信号；当检测到所述存储系统的错误时，将所述多个通道与所述多个通道路径之间的连接状态从所述第一连接状态改变为第二连接状态；以及在所述第二连接状态下检测所述存储系统的错误。

在根据本发明构思的电子设备的示例性实施例中，所述电子设备包括应用处理器；存储系统，所述存储系统被配置为由所述应用处理器来操作。其中所述存储系统包括：存储装置，所述存储装置包括缓冲器裸片、设置在所述缓冲器裸片上的多个核心裸片、多个通道和穿硅通路，所述穿硅通路被配置为在所述多个核心裸片中的至少一个核心裸片与所述缓冲器裸片之间发送信号；存储控制器，所述存储控制器被配置为向所述存储装置输出命令信号和地址信号，向所述存储装置输出数据信号，以及从所述存储装置接收数据信号；以及内插件，所述内插件包括用于连接所述存储控制器和所述多个通道的多个通道路径，其中，所述存储装置还包括用于改变所述多个通道与所述多个通道路径之间的连接状态的路径选择器，其中当在所述多个通道与所述多个通道路径之间的第一连接状态下检测到所述存储系统的错误时，所述路径选择器将所述多个通道与所述多个通道路径之间的所述第一连接状态改变为第二连接状态。

附图说明

通过参考附图详细描述本发明构思的示例性实施例，本发明构思的上述和其他特征将变得更加明显，其中：

图1是示出了根据本发明构思的示例性实施例的存储系统的框图；

图2是示出了根据本发明构思的示例性实施例的图1的存储系统的示图；

图3是示出了根据本发明构思的示例性实施例的图2的存储装置的示图；

图4是示出了根据本发明构思的示例性实施例的图2的存储装置的核心裸片的示图；

图5是示出了根据本发明构思的示例性实施例的图2的核心裸片的框图；

图6a是示出了根据本发明构思的示例性实施例的设置在图2的缓冲器裸片上的路径选择器的第一连接状态的示图；

图6b是示出了根据本发明构思的示例性实施例的设置在图2的缓冲器裸片上的路径选择器的第二连接状态的示图；

图7a是示出了根据本发明构思的示例性实施例的设置在图2的缓冲器裸片上的路径选择器的第一连接状态的示图；

图7b是示出了根据本发明构思的示例性实施例的设置在图2的缓冲器裸片上的路径选择器的第二连接状态的示图；

图8a是示出了根据本发明构思的示例性实施例的设置在图2的缓冲器裸片上的路径选择器的第一连接状态的示图；

图8b是示出了根据本发明构思的示例性实施例的设置在图2的缓冲器裸片上的路径选择器的第二连接状态的示图；

图9a是示出了根据本发明构思的示例性实施例的设置在图2的缓冲器裸片上的路径选择器的第一连接状态的示图；

图9b是示出了根据本发明构思的示例性实施例的设置在图2的缓冲器裸片上的路径选择器的第二连接状态的示图；

图10a是示出了根据本发明构思的示例性实施例的设置在图2的缓冲器裸片上的路径选择器的第一连接状态的示图；

图10b是示出了根据本发明构思的示例性实施例的设置在图2的缓冲器裸片上的路径选择器的第二连接状态的示图；

图11是示出了根据本发明构思的示例性实施例的存储系统的示图；

图12a是示出了根据本发明构思的示例性实施例的设置在图11的缓冲器裸片上的路径选择器的第一连接状态的示图；

图12b是示出了根据本发明构思的示例性实施例的设置在图11的缓冲器裸片上的路径选择器的第二连接状态的示图；

图12c是示出了根据本发明构思的示例性实施例的设置在图11的缓冲器裸片上的路径选择器的第三连接状态的示图；以及

图13是示出了根据本发明构思的示例性实施例的包括存储系统的电子设备的框图。

具体实施方式

以下将参考附图更全面地描述本发明构思的示例性实施例。然而，本发明构思可以以许多不同的形式实施，并且不应当被解释为限于本文所阐述的实施例。贯穿本申请，相同的附图标记可以指代相同的元件。

图1是示出了根据本发明构思的示例性实施例的存储系统1000的框图。图2是示出了根据本发明构思的示例性实施例的图1的存储系统1000的示图。

参照图1和图2，存储系统1000包括存储控制器1100和存储装置1200。存储系统1000还可以包括设置在存储控制器1100与存储装置1200之间的内插件1300。存储控制器1100和存储装置1200例如可以布置在内插件1300上。例如，内插件1300可以是硅内插件。例如，存储控制器1100和存储装置1200可以设置在同一平面上。存储系统1000还可以包括封装基板1400。内插件1300可以设置在封装基板1400上。

第一凸块bp1可以设置在内插件1300与存储控制器1100之间。第二凸块bp2可以设置在内插件1300与存储装置1200之间。第三凸块bp3可以设置在封装基板1400与内插件1300之间。第三凸块bp3的尺寸可以大于第一凸块bp1和第二凸块bp2中的每个凸块的尺寸。

存储装置1200可以包括缓冲器裸片bd和设置在缓冲器裸片bd上的至少一个核心裸片(例如，cd1、cd2、cd3和cd4)。

缓冲器裸片bd可以包括多个缓冲器。缓冲器连接到通道路径cp1、cp2、cp3、cp4、cp5、cp6、cp7、cp8、cp9、cp10、cp11、cp12、cp13、cp14、cp15和cp16，并且将通过通道路径cp1至cp16发送的数据信号dq输出到通道ch1、ch2、ch3、ch4、ch5、ch6、ch7、ch8、ch9、ch10、ch11、ch12、ch13、ch14、ch15和ch16。

存储装置1200可以包括通道ch1至ch16。例如，设置在缓冲器裸片bd上的第一核心裸片cd1可以包括第一通道ch1至第四通道ch4。例如，设置在第一核心裸片cd1上的第二核心裸片cd2可以包括第五通道ch5至第八通道ch8。例如，设置在第二核心裸片cd2上的第三核心裸片cd3可以包括第九通道ch9至第十二通道ch12。例如，设置在第三核心裸片cd3上的第四核心裸片cd4可以包括第十三通道ch13至第十六通道ch16。例如，存储装置1200可以是动态随机存取存储器(dram)设备。

可以通过穿硅通路(throughsiliconvia)在缓冲器裸片bd与核心裸片cd1至cd4之间发送信号。

内插件1300可以包括连接存储装置1200的通道ch1至ch16与存储控制器1100的通道路径cp1至cp16。存储装置1200的通道ch1至ch16可以通过通道路径cp1至cp16连接到存储控制器1100。尽管为清楚起见，图2仅示出了两个通道路径cp1和cp2，应当理解，其余通道路径cp3至cp16以类似的方式连接到存储控制器1100的第一凸块bp1。内插件1300还可以包括连接存储装置1200的通道ch1至ch16与存储控制器1100的至少一个修复通道路径rp。当在通道路径cp1至cp16中的一个通道路径处出现错误时，存储控制器1100可以通过修复通道路径rp与存储装置1200的通道ch1至ch16进行通信。

存储控制器1100可以通过通道路径cp1至cp16将命令信号cmd和地址信号addr输出到存储装置1200。存储控制器1100可以通过通道路径cp1至cp16将数据信号dq输出到存储装置1200，以及通过通道路径cp1至cp16从存储装置1200接收数据信号dq。

图3是示出了根据本发明构思的示例性实施例的图2的存储装置1200的示图。

参照图1至图3，可以堆叠缓冲器裸片bd和核心裸片cd1至cd4。缓冲器裸片bd和核心裸片cd1至cd4可以通过穿硅通路彼此连接。

穿硅通路电连接到核心裸片cd1至cd4的内部电路和缓冲器裸片bd的内部电路。例如，穿硅通路与核心裸片cd1至cd4的内部电路和缓冲器裸片bd的内部电路之间的电连接可以通过响应于控制信号，选择性地切断电熔丝或选择性地断开和接通开关电路来形成。

第二核心裸片cd2可以直接设置在第一核心裸片cd1上。第三核心裸片cd3可以直接设置在第二核心裸片cd2上。第四核心裸片cd4可以直接设置在第三核心裸片cd3上。例如，用于发送第一公共芯片选择信号cs1的穿硅通路可以电连接到第一核心裸片cd1的内部电路和第三核心裸片cd3的内部电路。用于发送第二公共芯片选择信号cs2的穿硅通路可以电连接到第二核心裸片cd2的内部电路和第四核心裸片cd4的内部电路。用于发送命令地址信号ca的穿硅通路可以电连接到第一核心裸片cd1至第四核心裸片cd4中的每个核心裸片的内部电路。用于发送数据信号dq的穿硅通路可以电连接到第一核心裸片cd1至第四核心裸片cd4中的每个核心裸片的内部电路。

图4是示出了根据本发明构思的示例性实施例的图2的存储装置1200的核心裸片cd1至cd4的示图。

参照图1至图4，存储装置1200可以包括多个核心裸片或核心层cd1至cdk。这里，k是等于或大于2的正整数。

核心裸片cd1至cdk(也称为第一核心裸片至第k核心裸片)通过穿硅通路tsv发送信号。设置多个穿硅通路tsv。第一核心裸片cd1可以通过缓冲器裸片bd与存储控制器1100通信。

第一核心裸片cd1至第k核心裸片cdk分别包括用来驱动存储单元阵列区域(或存储区域)1210的外围电路1220。例如，外围电路1220可以包括：驱动存储单元阵列区域1210的字线的行驱动器(例如，x-驱动器)；驱动存储单元阵列区域1210的位线的列驱动器(例如，y驱动器)；控制数据信号的输入和输出的数据输入和输出部分；用于接收命令信号cmd和用于缓冲命令信号cmd的命令缓冲器；以及用于接收地址信号addr和用于缓冲地址信号addr的地址缓冲器。可以从第一核心裸片cd1至第k核心裸片cdk的外部接收命令信号cmd和地址信号addr。

第一核心裸片cd1还可以包括控制逻辑电路。控制逻辑电路基于命令信号cmd和地址信号addr控制对存储区域1210的访问，并生成用以访问存储区域1210的控制信号。或者，控制逻辑电路可以设置在缓冲器裸片bd上。

图5是示出了根据本发明构思的示例性实施例的图2的核心裸片cd1的框图。

参照图1至图5，核心裸片cd1包括控制逻辑电路210、刷新控制电路215、地址寄存器220、存储体(memorybank)控制逻辑电路230、行地址多路复用器(ramux)240、列地址锁存器250、行译码器(例如，260a至260d)、列译码器(例如，270a至270d)、存储单元阵列(例如，280a至280d)、读出放大器单元(例如，285a至285d)、输入/输出(i/o)选通电路290和数据i/o缓冲器295。

存储单元阵列(例如，280a到280d)可以包括多个存储体阵列，例如，第一存储体阵列280a、第二存储体阵列280b、第三存储体阵列280c、和第四存储体阵列280d。行译码器可以包括多个存储体行译码器，例如，分别连接到第一存储体阵列280a、第二存储体阵列280b、第三存储体阵列280c和第四存储体阵列280d的第一存储体行译码器260a、第二存储体行译码器260b、第三存储体行译码器260c和第四存储体行译码器260d。列译码器可以包括多个存储体列译码器，例如，分别连接到第一存储体阵列280a、第二存储体阵列280b、第三存储体阵列280c和第四存储体阵列280d的第一存储体列译码器270a、第二存储体列译码器270b、第三存储体列译码器270c和第四存储体列译码器270d。读出放大器单元可以包括多个存储体读出放大器，例如，分别连接到第一存储体阵列280a、第二存储体阵列280b、第三存储体阵列280c和第四存储体阵列280d的第一存储体读出放大器285a、第二存储体读出放大器285b、第三存储体读出放大器285c和第四存储体读出放大器285d。第一存储体阵列280a至第四存储体阵列280d、第一存储体行译码器260a至第四存储体行译码器260d、第一存储体列译码器270a至第四存储体列译码器270d以及第一存储体读出放大器285a至第四存储体读出放大器285d可以分别形成第一存储体、第二存储体、第三存储体和第四存储体。例如，第一存储体阵列280a、第一存储体行译码器260a、第一存储体列译码器270a和第一存储体读出放大器285a可以形成第一存储体；第二存储体阵列280b、第二存储体行译码器260b、第二存储体列译码器270b和第二存储体读出放大器285b可以形成第二存储体；第三存储体阵列280c、第三存储体行译码器260c、第三存储体列译码器270c和第三存储体读出放大器285c可以形成第三存储体；第四存储体阵列280d、第四存储体行译码器260d、第四存储体列译码器270d和第四存储体读出放大器285d可以形成第四存储体。尽管图5示出了包括四个存储体的核心裸片cd1，但是核心裸片cd1可以包括任意数目的存储体。例如，核心裸片cd1可以包括少于四个存储体或多于四个存储体。

地址寄存器220可以从存储控制器(例如，图1中的存储控制器1100)接收包括存储体地址bank_addr、行地址row_addr和列地址col_addr的地址addr。地址寄存器220可以将接收到的存储体地址bank_addr提供给存储体控制逻辑电路230，可以将接收到的行地址row_addr提供给行地址复用器240，可以将接收到的列地址col_addr提供给列地址锁存器250。

存储体控制逻辑电路230可以响应于接收到存储体地址bank_addr而生成存储体控制信号。响应于由存储体控制逻辑电路230生成的存储体控制信号，可以激活第一存储体行译码器260a至第四存储体行译码器260d中与接收到的存储体地址bank_addr相对应的存储体行译码器。另外，响应于由存储体控制逻辑电路230生成的存储体控制信号，可以激活第一存储体列译码器270a至第四存储体列译码器270d中与接收到的存储体地址bank_addr相对应的存储体列译码器。

刷新控制电路215可以响应于接收到刷新命令，而生成刷新地址ref_addr。例如，刷新控制电路215可以包括刷新计数器，该刷新计数器被配置为根据存储单元阵列(例如，280a至280d)的第一个地址至存储单元阵列(例如，280a至280d)的最后一个地址，来顺序地改变刷新地址ref_addr。

行地址多路复用器240可以从地址寄存器220接收行地址row_addr，并且可以从刷新控制电路215接收刷新地址ref_addr。行地址多路复用器240可以选择性地输出行地址row_addr或刷新地址ref_addr。从行地址多路复用器240输出的行地址(例如，行地址row_addr或刷新地址ref_addr)可以被应用于第一存储体行译码器260a至第四存储体行译码器260d。

第一存储体行译码器260a至第四存储体行译码器260d中的已激活的存储体行译码器可以对从行地址多路复用器240输出的行地址进行译码，并且可以激活与该行地址对应的字线。例如，已激活的存储体行译码器(例如260a)可以将字线驱动电压施加到与行地址对应的字线。

列地址锁存器250可以从地址寄存器220接收列地址col_addr，并且可以临时存储接收到的列地址col_addr。列地址锁存器250可以将临时存储的或接收到的列地址col_addr应用于第一存储体列译码器270a至第四存储体列译码器270d。

第一存储体列译码器270a至第四存储体列译码器270d中的已激活的存储体列译码器可以对从列地址锁存器250输出的列地址col_addr进行译码，并且可以控制i/o选通电路290输出与列地址col_addr对应的数据。

i/o选通电路290可以包括用于选通i/o数据的电路。例如，i/o选通电路290可以包括输入数据屏蔽逻辑、用于存储从第一存储体阵列280a至第四存储体阵列280d输出的数据的读出数据锁存器、以及用于将数据写入第一存储体阵列280a至第四存储体阵列280d的写入驱动器。

要从第一存储体阵列280a至第四存储体阵列280d中的一个存储体阵列读取出的数据可以由耦接到该一个存储体阵列(例如，280a)的读出放大器(例如，285a)感测，并且可以存储在读取数据锁存器中。存储在读取数据锁存器中的数据可以经由数据i/o缓冲器295和数据总线/数据端子dq提供给存储控制器1100。可以从存储控制器1100将要写入第一存储体阵列280a至第四存储体阵列280d中的一个存储体阵列的数据经由数据总线/数据端子dq提供给数据i/o缓冲器295。通过数据总线/数据端子dq接收到的提供给数据i/o缓冲器295的数据可以通过写入驱动器被写入到一个存储体阵列(例如，280a)。

控制逻辑电路210可以控制核心裸片cd1的操作。例如，控制逻辑电路210可以生成用于核心裸片cd1的控制信号以执行写入操作或读取操作。控制逻辑电路210可以包括对从存储控制器1100接收到的命令cmd进行译码的命令译码器211，以及设置核心裸片cd1的操作模式的模式寄存器212。例如，命令译码器211可以通过对写入使能信号(例如，/we)、行地址选通信号(例如，/ras)、列地址选通信号(例如，/cas)、芯片选择信号(例如，/cs)等进行译码，来生成与命令cmd对应的控制信号。控制逻辑电路210还可以接收用于以同步的方式来操作核心裸片cd1的时钟信号(例如，clk)和时钟使能信号(例如，/cke)。

图6a是示出了根据本发明构思的示例性实施例的设置在图2的缓冲器裸片bd上的路径选择器的第一连接状态的示图。图6b是示出了根据本发明构思的示例性实施例的设置在图2的缓冲器裸片bd上的路径选择器的第二连接状态的示图。

参照图1至图6b，缓冲器裸片bd可以包括多个缓冲器。缓冲器连接到通道路径cp1至cp16，并将通过通道路径cp1至cp16发送的数据信号dq输出到通道ch1到ch16。缓冲器裸片bd可以包括用于改变通道ch1至ch16与通道路径cp1至cp16之间的连接的路径选择器mux1、mux2、mux3、mux4、mux5、mux6、mux7和mux8。例如，路径选择器mux1至mux8可以是多路复用器。存储控制器1100可以将用于改变路径选择器mux1至mux8的状态的连接控制信号输出到路径选择器mux1至mux8。

路径选择器mux1至mux8可以在正常操作模式下将通道ch1至ch16与通道路径cp1至cp16之间的连接设置为第一连接状态。换句话说，路径选择器mux1至mux8可以在第一操作模式下将通道ch1至ch16与通道路径cp1至cp16之间的连接设置为第一连接状态。

当在第一连接状态中出现存储系统1000的错误时，存储控制器1100检测存储系统1000的错误。

然后，存储控制器1100将连接控制信号输出到路径选择器mux1至mux8，使得通道ch1至ch16与通道路径cp1至cp16之间的连接从第一连接状态改变为第二连接状态。换句话说，当出现错误时，改变连接状态。存储控制器1100检测在通道ch1至ch16和通道路径cp1至cp16的第二连接状态下存储系统1000的错误。

当在第一连接状态和第二连接状态下在相同的通道路径处检测到错误时，存储控制器1100可以确定存储系统1000的错误是通道路径的错误。换句话说，当在第一连接状态和第二连接状态这两种状态下都在第一通道路径cp1中出现错误时，确定错误出现在第一通道路径cp1中。

当在第一连接状态和第二连接状态下在不同的通道路径处检测到错误时，存储控制器1100可以确定存储系统1000的错误是存储装置1200的通道的错误。

参照图2、图6a和图6b，在本示例性实施例中，存储装置1200可以包括四个核心裸片cd1至cd4，并且每个核心裸片cd1至cd4可以包括通道ch1至ch16中的四个通道。另外，在本示例性实施例中，路径选择器mux1至mux8中的每一个可以连接到两个通道，并且路径选择器mux1至mux8中的每一个可以连接到同一核心裸片中的彼此相邻的两个通道。因此，存储装置1200可以包括八个路径选择器mux1至mux8。

尽管在本示例性实施例中存储装置1200包括四个核心裸片，但是本发明构思不限于此。另外，尽管在本示例性实施例中每个核心裸片包括四个通道，但是本发明构思不限于此。

例如，第一核心裸片cd1包括第一通道ch1和第二通道ch2。第一路径选择器mux1连接到第一通道ch1和第二通道ch2。参见图6a，第一路径选择器mux1在第一连接状态下将第一通道ch1连接到第一通道路径cp1，并且将第二通道ch2连接到第二通道路径cp2。参见图6b，第一路径选择器mux1在第二连接状态下将第一通道ch1连接到第二通道路径cp2，并且将第二通道ch2连接到第一通道路径cp1。

当在第一连接状态下在连接到第一通道ch1的第一通道路径cp1处检测到第一错误，并且在第二连接状态下在连接到第二通道ch2的第一通道路径cp1处检测到该第一错误时，存储控制器1100可以确定错误出现在第一通道路径cp1处。

换句话说，当在同一通道路径检测到错误时，尽管该通道路径实时地切换到了不同的通道，也能确定错误出现在通道路径(而不是通道)处。

例如，通道路径的错误可能是由发送到存储装置1200的通道的数据信号的错误而产生的，或者由于相邻通道路径之间的串扰所导致的数据信号的失真而产生的。例如，通道路径的错误也可能是由于相邻通道路径之间的桥接所导致的数据信号的失真而产生的。例如，通道路径的错误可能是由于存储控制器1100与通道路径之间的引脚的错误所导致的数据信号的失真而产生的。

当在通道路径处出现错误时，可以使用内插件1300中的修复通道路径rp来修复通道路径的错误。

当在第一连接状态下在连接到第一通道ch1的第一通道路径cp1处检测到第二错误，并且在第二连接状态下在连接到第一通道ch1的第二通道路径cp2处检测到该第二错误时，存储控制器1100可以确定错误出现在存储装置1200的通道处。

换句话说，当由于通道路径实时切换而在不同通道路径处检测到错误时，确定错误出现在通道(而不是通道路径)处。

例如，通道的错误可能是在通道的存储单元(cell)处产生的读取错误和/或写入错误。例如，通道的错误可能是在通道的存储单元处产生的保持错误(retentionerror)。例如，通道的错误可能是在通道的存储单元处产生的信号发送错误。

当在通道处出现错误时，可以使用形成在通道中的修复单元和修复线来修复通道的错误。

例如，第一核心裸片cd1包括第三通道ch3和第四通道ch4。第二路径选择器mux2连接到第三通道ch3和第四通道ch4。如图6a所示，第二路径选择器mux2在第一连接状态下将第三通道ch3连接到第三通道路径cp3，并且将第四通道ch4连接到第四通道路径cp4。如图6b所示，第二路径选择器mux2在第二连接状态下将第三通道ch3连接到第四通道路径cp4，并且将第四通道ch4连接到第三通道路径cp3。

当在第一连接状态下在连接到第三通道ch3的第三通道路径cp3处检测到第一错误，并且在第二连接状态下在连接到第四通道ch4的第三通道路径cp3处检测到该第一错误时，存储控制器1100可以确定错误出现在第三通道路径cp3处。

当在第一连接状态下在连接到第三通道ch3的第三通道路径cp3处检测到第二错误，并且在第二连接状态下在连接到第三通道ch3的第四通道路径cp4处检测到该第二错误时，存储控制器1100可以确定错误出现在存储装置1200的通道处。

如图6a和图6b所示，第三路径选择器mux3至第八路径选择器mux8可以以与第一路径选择器mux1和第二路径选择器mux2相同的方式进行操作。

根据本示例性实施例，当在存储装置1200的通道ch1至ch16与通道路径cp1至cp16的第一连接状态下检测到存储系统1000的错误时，通道ch1至ch16与通道路径cp1至cp16的连接状态从第一连接状态变为第二连接状态，并且在通道ch1至ch16与通道路径cp1至cp16的第二连接状态下再次检测到存储系统1000的错误。因此，可以确定存储系统的错误是存储装置1200的通道的错误还是通道路径的错误。另外，可以在实际工作负载系统中确定存储系统1000的错误，而无需将存储系统1000转接到独立的错误确定系统。

图7a是示出了根据本发明构思的示例性实施例的设置在图2的缓冲器裸片bd上的路径选择器mux1至mux8的第一连接状态的示图。图7b是示出了根据本发明构思的示例性实施例的设置在图2的缓冲器裸片bd上的路径选择器mux1至mux8的第二连接状态的示图。

参照图1至图5、图7a和图7b，在本示例性实施例中，存储装置1200可以包括四个核心裸片cd1至cd4，并且每个核心裸片cd1至cd4可以包括通道ch1至ch16中的四个通道。另外，在本示例性实施例中，路径选择器mux1至mux8中的每一个可以连接到两个通道，并且路径选择器mux1至mux8中的每一个可以连接到位于不同核心裸片中的两个通道。因此，存储装置1200可以包括八个路径选择器mux1至mux8。

例如，第一核心裸片cd1包括第一通道ch1，第二核心裸片cd2包括第五通道ch5。第一路径选择器mux1连接到第一通道ch1和第五通道ch5。如图7a所示，第一路径选择器mux1在第一连接状态下将第一通道ch1连接到第一通道路径cp1，并且将第五通道ch5连接到第五通道路径cp5。如图7b所示，第一路径选择器mux1在第二连接状态下将第一通道ch1连接到第五通道路径cp5，并且将第五通道ch5连接到第一通道路径cp1。

当在第一连接状态下在连接到第一通道ch1的第一通道路径cp1处检测到第一错误，并且在第二连接状态下在连接到第五通道ch5的第一通道路径cp1处检测到该第一错误时，存储控制器1100可以确定错误出现在第一通道路径cp1处。

当在第一连接状态下在连接到第一通道ch1的第一通道路径cp1处检测到第二错误，并且在第二连接状态下在连接到第一通道ch1的第五通道路径cp5处检测到该第二错误时，存储控制器1100可以确定错误出现在存储装置1200的通道处。

例如，第三核心裸片cd3包括第九通道ch9，第四核心裸片cd4包括第十三通道ch13。第二路径选择器mux2连接到第九通道ch9和第十三通道ch13。如图7a所示，第二路径选择器mux2在第一连接状态下将第九通道ch9连接到第九通道路径cp9，并且将第十三通道ch13连接到第十三通道路径cp13。如图7b所示，第二路径选择器mux2在第二连接状态下将第九通道ch9连接到第十三通道路径cp13，并且将第十三通道ch13连接到第九通道路径cp9。

当在第一连接状态下在连接到第九通道ch9的第九通道路径cp9处检测到第一错误，并且在第二连接状态下在连接到第十三通道ch13的第九通道路径cp9处检测到该第一错误时，存储控制器1100可以确定错误出现在第九通道路径cp9处。

当在第一连接状态下在连接到第九通道ch9的第九通道路径cp9处检测到第二错误，并且在第二连接状态下在连接到第九通道ch9的第十三通道路径cp13处检测到该第二错误时，存储控制器1100可以确定错误出现在存储装置1200的通道处。

如图7a和图7b，第三路径选择器mux3至第八路径选择器mux8可以以与第一路径选择器mux1和第二路径选择器mux2相同的方式操作。

根据本示例性实施例，在第一连接状态和第二连接状态下检测存储系统1000的错误，从而能够确定存储系统的错误是存储装置1200的通道的错误还是通道路径的错误。另外，可以在实际工作负载系统中确定存储系统1000的错误，而无需将存储系统1000转接到独立的错误确定系统。

另外，路径选择器mux1至mux8可以连接到不同核心裸片cd1至cd4的通道，并且可以切换连接状态，从而可以提高错误确定的可靠性。

图8a是示出了根据本发明构思的示例性实施例的设置在图2的缓冲器裸片bd上的路径选择器mux1至mux4的第一连接状态的示图。图8b是示出了根据本发明构思的示例性实施例的设置在图2的缓冲器裸片bd上的路径选择器mux1至mux4的第二连接状态的示图。

参照图1至图5、图8a和图8b，在本示例性实施例中，存储装置1200可以包括四个核心裸片cd1至cd4，并且每个核心裸片cd1至cd4可以包括通道ch1至ch16中的四个通道。另外，在本示例性实施例中，路径选择器mux1至mux4中的每一个可以连接到四个通道，并且路径选择器mux1至mux4中的每一个可以连接到位于同一核心裸片中的四个通道。因此，存储装置1200可以包括四个路径选择器mux1至mux4。

例如，第一核心裸片cd1包括第一通道ch1至第四通道ch4。第一路径选择器mux1连接到第一通道ch1至第四通道ch4。如图8a所示，第一路径选择器mux1在第一连接状态下将第一通道ch1连接到第一通道路径cp1，将第二通道ch2连接到第二通道路径cp2，将第三通道ch3连接到第三通道路径cp3，并且将第四通道ch4连接到第四通道路径cp4。如图8b所示，第一路径选择器mux1在第二连接状态下将第一通道ch1连接到第四通道路径cp4，将第二通道ch2连接到第三通道路径cp3，将第三通道ch3连接到第二通道路径cp2，并且将第四通道ch4连接到第一通道路径cp1。

使用上述路径选择器mux1至mux4，确定存储系统1000的错误是存储装置1200的通道的错误还是通道路径的错误。

应当理解，为了提高错误确定的可靠性，第一路径选择器mux1可以形成与第一连接状态和第二连接状态不同的第三连接状态。例如，第一路径选择器mux1可以在第三连接状态下将第一通道ch1连接到第二通道路径cp2，将第二通道ch2连接到第三通道路径cp3，将第三通道ch3连接到第四通道路径cp4，将第四通道ch4连接到第一通道路径cp1。

如图8a和图8b所示，第二路径选择器mux2至第四路径选择器mux4可以以与第一路径选择器mux1相同的方式进行操作。

根据本示例性实施例，在第一连接状态和第二连接状态下检测存储系统1000的错误，使得能够确定存储系统1000的错误是存储装置1200的通道的错误还是通道路径的错误。另外，可以在实际工作负载系统中确定存储系统1000的错误，而无需将存储系统1000转接到独立的错误确定系统。

另外，路径选择器(例如，mux1、mux2、mux3或mux4)还可以在第三连接状态下检测存储系统1000的错误，从而可以提高错误确定的可靠性。

图9a是示出了根据本发明构思的示例性实施例的设置在图2的缓冲器裸片bd上的路径选择器mux1和mux2的第一连接状态的示图。图9b是示出了根据本发明构思的示例性实施例的设置在图2的缓冲器裸片bd上的路径选择器mux1和mux2的第二连接状态的示图。

参照图1至图5、图9a和图9b，在本示例性实施例中，存储装置1200可以包括四个核心裸片cd1至cd4，并且每个核心裸片cd1至cd4可以包括通道ch1至ch16中的四个通道。另外，在本示例性实施例中，路径选择器mux1和mux2中的每一个可以连接到八个通道，并且路径选择器mux1和mux2中的每一个可以连接到同一核心裸片中的四个相邻通道以及相邻核心裸片中的四个相邻通道。因此，存储装置1200可以包括两个路径选择器mux1和mux2。

例如，第一核心裸片cd1包括第一通道ch1至第四通道ch4，第二核心裸片cd2包括第五通道ch5至第八通道ch8。第一路径选择器mux1连接到第一通道ch1至第八通道ch8。如图9a所示，第一路径选择器mux1在第一连接状态下将第一通道ch1连接到第一通道路径cp1，将第二通道ch2连接到第二通道路径cp2，将第三通道ch3连接到第三通道路径cp3，将第四通道ch4连接到第四通道路径cp4，将第五通道ch5连接到第五通道路径cp5，将第六通道ch6连接到第六通道路径cp6，将第七通道ch7连接到第七通道路径cp7，并且将第八通道ch8连接到第八通道路径cp8。

如图9b所示，第一路径选择器mux1在第二连接状态下将第一通道ch1连接到第八通道路径cp8，将第二通道ch2连接到第七通道路径cp7，将第三通道ch3连接到第六通道路径cp6，将第四通道ch4连接到第五通道路径cp5，将第五通道ch5连接到第四通道路径cp4，将第六通道ch6连接到第三通道路径cp3，将第七通道ch7连接到第二通道路径cp2，并且将第八通道ch8连接到第一通道路径cp1。

使用上述路径选择器mux1和mux2，可以确定存储系统1000的错误是存储装置1200的通道的错误还是通道路径的错误。

应当理解，为了提高错误确定的可靠性，第一路径选择器mux1可以形成与第一连接状态和第二连接状态不同的第三连接状态。

如图9a和图9b所示，第二路径选择器mux2可以以与第一路径选择器mux1相同的方式操作。

根据本示例性实施例，在第一连接状态和第二连接状态下检测存储系统1000的错误，使得可以确定存储系统1000的错误是存储装置1200的通道的错误还是通道路径的错误。另外，可以在实际工作负载系统中确定存储系统1000的错误，而无需将存储系统1000转接到独立的错误确定系统。

另外，路径选择器(例如，mux1或mux2)还可以在第三连接状态下检测存储系统1000的错误，从而可以提高错误确定的可靠性。

另外，路径选择器(例如，mux1和mux2)可以连接到不同核心裸片的通道并且可以切换连接状态，从而可以提高错误确定的可靠性。

图10a是示出了根据本发明构思的示例性实施例的设置在图2的缓冲器裸片bd上的路径选择器mux1的第一连接状态的示图。图10b是示出了根据本发明构思的示例性实施例的设置在图2的缓冲器裸片bd上的路径选择器mux1的第二连接状态的示图。

参照图1至图5、图10a和图10b，在本示例性实施例中，存储装置1200可以包括四个核心裸片cd1至cd4，并且每个核心裸片cd1至cd4可以包括通道ch1至ch16中的四个通道。另外，路径选择器mux1可以连接到所有通道ch1至ch16。因此，存储装置1200可以包括一个路径选择器mux1。

例如，第一路径选择器mux1连接到第一通道ch1至第十六通道ch16。如图10a所示，第一路径选择器mux1可以在第一连接状态下将第一通道ch1至第十六通道ch16顺序地连接至第一通道路径cp1至第十六通道路径cp16。

如图10b所示，第一路径选择器mux1可以在第二连接状态下将第一通道ch1至第十六通道ch16顺序地连接至第十六通道路径cp16至第一通道路径cp1。

使用上述路径选择器mux1，可以确定存储系统1000的错误是存储装置1200的通道的错误还是通道路径的错误。

应当理解，为了提高错误确定的可靠性，第一路径选择器mux1可以形成与第一连接状态和第二连接状态不同的各种连接状态。

根据本示例性实施例，在第一连接状态和第二连接状态下检测存储系统1000的错误，从而可以确定存储系统1000的错误是存储装置1200的通道的错误还是通道路径的错误。另外，可以在实际工作负载系统中确定存储系统1000的错误，而无需将存储系统1000转接到独立的错误确定系统。

另外，路径选择器mux1还可以在与第一连接状态和第二连接状态不同的各种连接状态下检测存储系统1000的错误，从而可以提高错误确定的可靠性。

另外，路径选择器mux1可以连接到不同核心裸片的通道并且可以切换连接状态，从而可以提高错误确定的可靠性。

图11是示出了根据本发明构思的示例性实施例的存储系统1000的示图。图12a是示出了根据本发明构思的示例性实施例的设置在图11的缓冲器裸片bd上的路径选择器mux1至mux16的第一连接状态的示图。图12b是示出了根据本发明构思的示例性实施例的设置在图11的缓冲器裸片bd上的路径选择器mux1至mux16的第二连接状态的示图。图12c是示出了根据本发明构思的示例性实施例的设置在图11的缓冲器裸片bd上的路径选择器mux1至mux16的第三连接状态的示图。

除了本示例性实施例的存储装置还包括参考通道之外，根据本示例性实施例的存储系统与参照图1至图10b说明的前述示例性实施例的存储系统基本相同。因此，相同的附图标记将用于表示与图1至图10b的示例性实施例中所描述的部件相同或相似的部件。可以省略关于上述元件的任何重复说明。

参照图11至图12c，存储系统1000包括存储控制器1100和存储装置1200。存储系统1000还可以包括用于连接存储控制器1100和存储装置1200的内插件1300。

存储装置1200可以包括多个通道ch1至ch16。存储装置1200还可以包括参考通道。内插件1300还可以包括用于将参考通道连接到存储控制器1100的参考通道路径。例如，存储装置1200可以包括多个参考通道rch1、rch2、rch3和rch4。例如，每个核心裸片cd1至cd4均包括参考通道。例如，设置在缓冲器裸片bd上的第一核心裸片cd1可以包括第一通道ch1至第四通道ch4和第一参考通道rch1。例如，设置在第一核心裸片cd1上的第二核心裸片cd2可以包括第五通道ch5至第八通道ch8和第二参考通道rch2。例如，设置在第二核心裸片cd2上的第三核心裸片cd3可以包括第九通道ch9至第十二通道ch12和第三参考通道rch3。例如，设置在第三核心裸片cd3上的第四核心裸片cd4可以包括第十三通道ch13至第十六通道ch16和第四参考通道rch4。

参考通道rch1至rch4的错误率可以小于通道ch1至ch16的错误率。例如，与通道ch1至ch16相比，参考通道rch1至rch4可以在存储装置1000的制造步骤中通过更严格的可靠性测试。

在本示例性实施例中，存储装置1200可以包括四个核心裸片cd1至cd4，并且核心裸片cd1至cd4中的每个核心裸片可以包括通道ch1至ch16中的四个通道。核心裸片cd1至cd4中的每个核心裸片分别可以包括参考通道rch1、rch2、rch3或rch4。另外，在本示例性实施例中，路径选择器mux1至mux16中的每一个可以连接到一个通道和一个参考通道，并且路径选择器mux1至mux16中的每一个可以连接到同一核心裸片中的一个通道和一个参考通道。因此，存储装置1200可以包括十六个路径选择器mux1至mux16。

尽管在本示例性实施例中存储装置1200包括四个核心裸片cd1至cd4，但是本发明构思不限于此。另外，尽管在本示例性实施例中每个核心裸片cd1至cd4包括四个通道，但是本发明构思不限于此。另外，尽管在本示例性实施例中每个核心裸片cd1至cd4包括一个参考通道，但是本发明构思不限于此。或者，核心裸片cd1至cd4中的至少一个可以包括多个参考通道。或者，参考通道的数目可以小于核心裸片的数目，因此，核心裸片中的至少一个可以不包括参考通道。

例如，第一核心裸片cd1包括第一通道ch1至第四通道ch4。第一路径选择器mux1连接到第一通道ch1和第一参考通道rch1。如图12a所示，第一路径选择器mux1在第一连接状态下将第一通道ch1连接到第一通道路径cp1，并且将第一参考通道rch1连接到的第一参考通道路径rcp1。如图12b所示，第一路径选择器mux1在第二连接状态下将第一通道ch1连接到第一参考通道路径rcp1，并且将第一参考通道rch1连接到第一通道路径cp1。

第二路径选择器mux2连接到第二通道ch2和第一参考通道rch1。如图12a所示，第二路径选择器mux2在第一连接状态下将第二通道ch2连接到第二通道路径cp2，将第一参考通道rch1连接到第一参考通道路径rcp1。如图12c所示，第二路径选择器mux2在第三连接状态下将第二通道ch2连接到第一参考通道路径rcp1，将第一参考通道rch1连接到第二通道路径cp2。

使用上述路径选择器mux1和mux2，可以确定存储系统1000的错误是存储装置1200的通道的错误还是通道路径的错误。在本示例性实施例中，使用其可靠性高于通道ch1至ch16的可靠性的参考通道rch1至rch4来确定存储系统1000的错误。

如图12a和图12b所示，第三路径选择器mux3至第十六路径选择器mux16可以以与第一路径选择器mux1和第二路径选择器mux2相同的方式操作。

根据本示例性实施例，在第一连接状态和第二连接状态下检测存储系统1000的错误，使得可以确定存储系统1000的错误是存储装置1200的通道的错误还是通道路径的错误。另外，可以在实际工作负载系统中确定存储系统1000的错误，而无需将存储系统1000转接到独立的错误确定系统。

另外，存储装置1200使用数据可靠性高于通道ch1至ch16的数据可靠性的参考通道rch1至rch4，使得可以提高错误确定的可靠性。

图13是示出了根据本发明构思的示例性实施例的包括存储系统的电子设备2000的框图。

参照图1至图13，电子设备2000包括经由总线进行通信的应用处理器2100、连接电路2200、存储系统(vm)2300、非易失性存储系统(nvm)2400、用户接口2500和电源2600。例如，电子设备2000可以是移动设备。

应用处理器2100可以执行诸如web浏览器、游戏应用、视频播放器等应用。连接电路2200可以与外部设备执行有线通信或无线通信。非易失性存储系统2400可以存储用于启动电子设备2000的启动图像。用户接口2500可以包括至少一个输入装置(例如键盘、触摸屏等)以及至少一个输出设备(例如扬声器、显示装置等)。电源2600可以向电子设备2000提供电源电压。存储系统2300可以存储被应用处理器2100处理过的数据，或者可以用作工作存储器。如上面参考本发明构思的示例性实施例所说明的，存储系统2300可以实时地改变通道与通道路径之间的连接状态，从而执行错误确定。

上述实施例可以用在存储系统、包括存储系统的各种设备或系统中，例如移动电话、智能电话、个人数字助理(pda)、便携式多媒体播放器(pmp)、数码相机、便携式摄像机、数字电视、机顶盒、音乐播放器、便携式游戏机、导航装置、个人计算机(pc)、服务器计算机、工作站、平板计算机、笔记本计算机、智能卡、打印机、可穿戴系统、物联网(iot)系统、虚拟现实(vr)系统、增强现实(ar)系统等。

在根据本发明构思的示例性实施例的存储系统、确定存储系统的错误的方法和包括存储系统的电子设备中，在存储装置的通道与将该存储装置的通道连接到存储控制器的通道路径之间的第一连接状态下检测存储系统的错误；通道与通道路径之间的第一连接状态改变为第二连接状态；在通道与通道路径之间的第二连接状态下检测存储系统的错误，从而可以确定错误出现在存储装置中还是在通道路径中。

另外，根据本发明构思的示例性实施例的存储系统无需转接到独立的错误确定系统。可以在实际工作负载系统中确定存储系统的错误，而无需将存储系统转接到独立的错误确定系统。

尽管已经参考本发明的示例性实施例具体示出和描述了本发明构思，但是对于本领域普通技术人员显而易见的是，在不脱离由所附权利要求限定的本发明构思的精神和范围的情况下，可以在形式和细节上对这些示例性实施例进行各种改变。