SRAM存储器的制作方法

本发明涉及存储器技术领域，尤其涉及一种sram存储器。

背景技术：

sram存储器的存储单元包括6管存储单元、8管存储单元等多种形式，其中单端八管sram单元如图1所示，读写控制是分开的，包括一条写字线wwl、两条写位线bl和blb、一条读字线rwl以及一条读位线rbl。

对于使用单端八管sram单元作为存储单元的sram存储器来说，如图2所示，当sram存储器进行读操作时，仅能通过一条读位线rbl对单端八管sram单元进行读取，即单端读取。因为没有对比信号作参考，当对单端八管sram单元进行读“0”操作时，rbl需要从vdd下拉到反相器的翻转电平vdd/2，才能读取数据；当读位线上悬挂的sram单元越来越多时，读位线上的漏电流越来越大，就会造成数据读取速度变得越来越慢。

技术实现要素：

为了解决上述问题，本发明提供一种sram存储器，能够消除漏电流的影响，提高单端八管sram单元的数据读取速度。

本发明提供一种sram存储器，包括：多个区块，区块个数满足2的指数函数，每个所述区块的存储单元均为单端八管sram单元，每个所述区块的读位线的条数相同，每个所述区块的全部读位线均设置有对应的控制信号线，各条读位线分别与各自对应的控制信号线在布线时相邻铺设且方向平行，以使相对应的读位线和控制信号线之间通过线电容进行耦合；

相邻的两个区块相互配合，相互配合的两个区块共用一组差分放大器，差分放大器的个数与每个所述区块的读位线的条数相同，所述差分放大器的第一输入端连接至其中一个区块的一条读位线，所述差分放大器的第二输入端连接至另一个区块的与所述第一输入端所连接的读位线位置相对应的一条读位线，所述差分放大器用于数据读取时，当与所述差分放大器连接的其中一条读位线上的sram单元被选中，输出所述sram单元存储的数据。

可选地，所述控制信号线和对应的读位线在布线时都布置在金属层。

可选地，所述控制信号线接入控制信号，在控制信号的作用下，所述控制信号线通过与对应的读位线之间的线电容耦合关系，在进行读操作时将所述对应的读位线的电位触发到一个电压值。

可选地，对于相互配合的两个区块，其中一个区块被选中的读取数据的位线作为工作位线，与所述工作位线位置相对应的另一个区块中的读位线作为参考位线，当工作位线电位高于参考位线电位时，差分放大器输出高电平，当工作位线电位低于参考位线电位时，差分放大器输出低电平。

可选地，每个所述区块中相对应的读位线和控制信号线之间的线电容随着所述区块中的存储阵列的大小变化而变化。

本发明提供的sram存储器，在数据读取时能够为工作位线提供一个参考位线，参考位线和读取数据的工作位线分别连接差分放大器的两个输入端，并通过差分放大器输出读取的数据，与现有技术相比，本发明将单端八管sram单元的读取方式设计成差分读取，从而能达到消除漏电流的影响，加快单端八管sram单元的数据读取速度。

附图说明

图1为单端八管sram单元的结构示意图；

图2为现有的sram存储器的结构示意图；

图3为本发明的sram存储器的一个实施例的结构示意图；

图4为本发明的sram存储器在读“0”操作时工作时序图；

图5为本发明的sram存储器在读“1”操作时工作时序图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种sram存储器，所述sram存储器包括：多个区块，也就是说，sram采用multi-bank的结构，例如sram可以包括2个、4个或8个区块，区块个数满足2的指数函数，每个区块的存储单元均为单端八管sram单元，每个区块的读位线rbl的条数相同，每个区块的读字线rwl的条数根据需要可能略有不同，每个区块的全部读位线rbl均设置有对应的控制信号线，各条读位线分别与各自对应的控制信号线在布线时相邻铺设且方向平行，以使相对应的读位线和控制信号线之间通过线电容进行耦合；

相邻的两个区块相互配合，相互配合的两个区块共用一组差分放大器，差分放大器的个数与每个区块的读位线rbl的条数相同，差分放大器具有两个输入端，差分放大器的第一输入端连接至其中一个区块的一条读位线，差分放大器的第二输入端连接至另一个区块的与第一输入端所连接的读位线位置相对应的一条读位线，差分放大器的作用在于读取sram单元的数据时，当与差分放大器连接的其中一条读位线上的sram单元被选中，输出该sram单元存储的数据。

通常，在布线时控制信号线和对应的读位线都布置在金属层。控制信号线上接入一个控制信号，在控制信号的作用下，控制信号线通过与对应的读位线之间的线电容耦合关系，在进行读操作时将对应的读位线的电位触发到一个电压值。一般的，当读取数据时，对于相互配合的两个区块，其中一个区块被选中的读取数据的位线作为工作位线，与工作位线位置相对应的另一个区块中的读位线作为参考位线，当工作位线电位高于参考位线电位时，差分放大器输出高电平，当工作位线电位低于参考位线电位时，差分放大器输出低电平。

另外需要说明的是，每个区块中控制信号线和对应的读位线之间的线电容是随着每个区块中的存储阵列的大小变化而变化的，当存储阵列大的时候，线电容也随着变大，当存储阵列小的时候，线电容也随着变小，因此无论存储阵列怎么变化，控制信号线都可以通过线电容耦合将参考位线激发到一个合适的电位，而不是采用固定的电容耦合，因为采用固定的电容耦合，当在存储阵列小的时候，会将参考位线激发到一个很低的电位，在进行读“0”操作时，并不能有效提高读取速度；当在存储阵列较大的时候，会将参考位线激发到一个较高的电位，在进行读“1”操作时，可能会影响功能的正确性。

为了更加清楚，以包括两个区块的一个sram存储器为例进行说明。如图3所示，sram存储器包括两个区块bank0和bank1，bank0和bank1的存储单元均为单端八管sram单元，bank0和bank1的结构相同，各自包含n+1条读位线和m+1条读字线，n，m为正整数，bank0的读位线依次记为rbl0[0]～rbl0[n]，bank0的读字线依次记为rwl0[0]～rwl0[m]，bank1的读位线依次记为rbl1[0]～rbl1[n]，bank1的读字线依次记为rwl1[0]～rwl1[m]，bank0和bank1各自所包含的全部读位线均设置一条对应的控制信号线，rbl0[0]对应的控制信号线记为bstb0[0]，rbl0[1]对应的控制信号线记为bstb0[1]，依此类推，rbl0[n]对应的控制信号线记为bstb0[n]，同理的，rbl1[0]对应的控制信号线记为bstb1[0]，rbl1[1]对应的控制信号线记为bstb1[1]，依此类推，rbl1[n]对应的控制信号线记为bstb1[n]，各条读位线分别与各自对应的控制信号线在布线时相邻铺设且方向平行，以使相对应的读位线和控制信号线之间通过线电容进行耦合，即rbl0[0]和bstb0[0]之间存在线电容耦合，rbl0[n]和bstb0[n]之间存在线电容耦合，rbl1[0]和bstb1[0]之间存在线电容耦合，rbl1[n]和bstb1[n]之间存在线电容耦合。

bank0和bank1相互配合，共用一组差分放大器，如果sram包括四个区块bank0，bank1，bank2，bank3，则bank0和bank1相互配合，bank2和bank3相互配合，由于bank0和bank1各自包含n+1条读位线，因此，sram存储器还包括n+1个差分放大器，依次记为sa[0]～sa[n]，其中，sa[0]的第一输入端连接至bank0的读位线rbl0[0]，sa[0]的第二输入端连接至bank1的读位线rbl1[0]，sa[1]第一输入端连接至bank0的读位线rbl0[1]，sa[1]的第二输入端连接至bank1的读位线rbl1[1]，依此类推，sa[n]的第一输入端连接至bank0的读位线rbl0[n]，sa[n]的第二输入端连接至bank1的读位线rbl1[n]，每个差分放大器分别用于读取数据时，当与差分放大器连接的其中一条读位线上的sram单元被选中，输出该sram单元存储的数据。

下面详细论述图3所示的sram存储器在读取数据时的工作原理。

当对其中一个区块bank0中的一条读位线，例如对bank0中的rbl0[m]进行读操作时，rbl0[m]即为工作位线，充分利用处于不工作状态的区块bank1中的位置相对应的读位线，即bank1中的rbl1[m]，将rbl1[m]作为参考位线，由于在rbl1[m]的邻近位置铺设有一条与其方向平行的控制信号线bstb1[m]，对bstb1[m]施加一个控制信号，通过bstb1[m]与rbl1[m]之间的线电容耦合关系，就可以将rbl1[m]激发到某一个电位vref，差分放大器sa[m]的两个输入端分别接入rbl0[m]和rbl1[m]，当rbl0[m]上的电位和电位vref之间的差值达到一定阈值时，差分放大器sa[m]开启，输出要读取的数据。rbl0[m]上的电位低于vref，sa[m]输出低电平，rbl0[m]上的电位高于vref，sa[m]输出高电平。显然，这里采用了一种差分读取数据的方式。

具体地，在进行读操作之前，先将rbl0[m]预充到高电平。

当进行读“0”操作时，如图4所示，rbl0[m]用实线表示其波形，rbl1[m]用虚线表示其波形，在rwl0[m]开启前，bstb1[m]由“1”变为“0”，通过线电容耦合将rbl1[m]激发到某一电位，在开启rwl0[m]后，rbl0[m]电位通过sram单元下拉到小于这个电位一定阈值，该阈值根据设计需要进行调整，如阈值可以设为100mv，然后通过使能信号saeni开启差分放大器sa[m]，最终output输出低电平。

当进行读“1”操作时，如图5所示，rbl0[m]用实线表示其波形，rbl1[m]用虚线表示其波形，同样地，在rwl0[m]开启前，bstb1[m]由“1”变为“0”，通过线电容耦合将rbl1[m]激发到某一电位，在开启rwl0[m]后，由于是读“1”，rbl0[m]不需要下拉，通过使能信号saeni直接开启差分放大器sa[m]，最终output输出高电平。

对应地，如果对bank1中的rbl1[m]进行读操作时，rbl1[m]即为工作位线，充分利用处于不工作状态的区块bank0中的位置相对应的读位线，即bank0中的rbl0[m]，将rbl0[m]作为参考位线，由于在rbl0[m]的邻近位置铺设有一条与其方向平行的控制信号线bstb0[m]，对bstb0[m]施加一个控制信号，通过bstb0[m]与rbl0[m]之间的线电容耦合关系，就可以将rbl0[m]激发到某一个电位vref，差分放大器sa[m]的两个输入端分别接入rbl0[m]和rbl1[m]，当rbl1[m]上的电位和电位vref之间的差值达到一定阈值时，差分放大器sa[m]开启，输出要读取的数据。具体的工作时序与读取rbl0[m]类似，在此不再赘述。

由此可以看出，本发明实施例提供的sram存储器，在数据读取时能够为工作位线提供一个参考位线，参考位线和读取数据的工作位线分别连接至差分放大器的两个输入端，通过差分放大器进行差分读取，能够消除漏电流的影响，读取速度更快。进一步地，本发明使用的参考位线并不是增加额外的参考位线，而是充分利用了现有的处于不工作状态的读位线作为参考位线，不需要增加太多的外围电路，因此不需要增加太多的面积。同时，本发明所使用的参考位线是跟随工作位线的变化而变化，这两个位线所承受的负载是一样的，因此这两条对比位线是相当匹配的。更进一步地，本发明通过控制信号线和参考位线之间的线电容耦合的方式去激发参考位线到一定的电位，由于线电容是随着存储阵列的大小变化而变化的，无论存储阵列是大还是小，参考位线都可以被激发到一个合适的电位，因此采用线电容耦合的设计可适用于任意大小的存储器。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。