一种SRAM输出路径时序测试电路及测试方法与流程

本发明涉及一种sram测试技术领域，特别涉及一种输出路径时序测试电路及测试方法。

背景技术：

在数字电路中，静态随机存储器(sram：staticrandomaccessmemory)的使用非常广泛，在某些芯片中sram的面积占比会非常高。因而如何剔除有sram制造缺陷的芯片是量产测试的一个重要命题。内自建测试电路技术(bist)是一种常用的高速测试手段，它是通过在sram电路外围搭配上专用的测试电路，实现sram高速自动测试。bist可以测试sram内部的基本功能是否正常，它的缺陷是无法测试sram到output这条输出路径上是否存在制造缺陷，stack-at-fault(saf)和test-delay-fault(tdf)都无法测到。还有一些测试技术例如scantest只能测试saf，而不能测量tdf。

技术实现要素：

针对现有技术的不足，本发明目的之一在于提供一种sram输出路径时序测试电路。其采用如下技术方案：

一种sram输出路径时序测试系统，包括诱导dff、tdf控制电路、待测sram、输入二路选择器mux、输出二路选择器mux、时钟控制模块、eda工具，所述tdf控制电路包括监测电路、sram读写控制电路、输入mux切换控制电路和输出mux切换控制电路，所述sram输入侧dff和sram读写控制电路均通过输入二路选择器mux与sram输入端连接，所述输入mux切换控制电路与输入二路选择器mux连接，所述诱导dff输出端和sram输出端通过输出二路选择器与sram输出侧dff连接，所述输出mux切换控制电路与输出二路选择器mux连接，所述待测sram输入侧dff、诱导dff和待测sram输出侧dff串成扫描链scanchain，所述eda工具用于产生扫描使能信号scanenable以及测试pattern，所述时钟控制模块occ用于将测试pattern输入扫描链scanchain；

其中，在输入期间，扫描使能信号scanenable为1，输入结束后，扫描使能信号scanenable为0，在所述时钟控制模块occ产生两个连续的functionclockpulse后，扫描使能信号scanenable变为1。

作为本发明的进一步改进，所述监测电路与诱导dff的输入端和输出端连接。

本发明目的之二在于提供一种sram输出路径时序测试电路。其采用如下技术方案：

一种sram输出路径时序测试方法，应用于上述任一所述的测试电路，包括以下步骤：

监测电路检测到扫描使能信号scanenable的下降沿时，输入mux切换控制电路将输入侧mux切换到sram读写控制电路，输出mux切换控制电路将输出侧mux切换到sram数据输出端q；

向待测sram中写第一数值，然后将其读出；

向待测sram中写第二数值；

将待测sram的时钟输入端clk切换到时钟控制模块occ；

时钟控制模块occ产生两个连续的functionclockpulse；

将扫描链scanchain中的数据导出，并和eda工具预期结果进行比对。

作为本发明的进一步改进，所述时钟控制模块occ产生两个连续的functionclockpulse之后，将扫描链scanchain中的数据导出之前还包括以下步骤：

当监测电路检测到扫描使能信号scanenable的上升沿，输入mux切换控制电路将输入侧mux切换到输入侧dff输出端，输出mux切换控制电路将输出侧mux切换到诱导dff输出端。

作为本发明的进一步改进，所述监测电路实时获取诱导dff的输入端和输出端数据。

本发明的有益效果：

本发明的sram输出路径时序测试电路及方法该案可以测试sram的输出路径outputpath的tdf，增加测试覆盖率，从而保证芯片的可靠性，尤其是对于工业级甚至军工、航天级等使用环境严酷的芯片，增加tdf的测试，可以更好地确保芯片正常工作。该方案增加的电路代价不高，而且产生pattern时不需要额外的工作量，只要在量产测试时，控制scanenable上升沿、下降沿附近的时间间隔，代价很低，是一种可实施的有效测试手段。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1是本发明实施例中sram输出路径时序测试电路的结构示意图一；

图2是本发明实施例中sram输出路径时序测试电路的结构示意图二；

图3是本发明实施例中sram输出路径时序测试电路的结构示意图三；

图4是本发明实施例中测试时的波形图；

图5是本发明实施例中sram输出路径时序测试方法的示意图。

具体实施方式

下面结合附图和具体实施例对本发明作进一步说明，以使本领域的技术人员可以更好地理解本发明并能予以实施，但所举实施例不作为对本发明的限定。

实施例

如图1-3所示，为本发明实施例中的sram输出路径时序测试电路，该测试电路包括诱导dff、tdf控制电路、待测sram、输入二路选择器mux、输出二路选择器mux、时钟控制模块和eda工具。

tdf控制电路包括监测电路、sram读写控制电路、输入mux切换控制电路和输出mux切换控制电路，sram输入侧dff和sram读写控制电路均通过输入二路选择器mux与sram输入端连接，输入mux切换控制电路与输入二路选择器mux连接，诱导dff输出端和sram输出端通过输出二路选择器与sram输出侧dff连接，输出mux切换控制电路与输出二路选择器mux连接，待测sram输入侧dff、诱导dff和待测sram输出侧dff串成扫描链scanchain，扫描链scanchain如图2中虚线所示。

其中，监测电路与诱导dff的输入端和输出端连接，用于获取诱导dff的输入端和输出端数据，如图3中a和b所示。

在本实施例中，待测sram的输入端包括数据写入端d、地址写入端addr、读写使能端web、片选信号端ceb和时钟输入端，待测sram的输出端为数据读出端q。

eda工具用于产生扫描使能信号scanenable以及测试pattern，时钟控制模块occ用于将测试pattern输入扫描链scanchain。测试流程的波形如图4所示，其中，在输入shiftin和shiftout期间，扫描使能信号scanenable为1，输入shiftin结束后，扫描使能信号scanenable为0，在时钟控制模块occ产生两个连续的functionclockpulse后，扫描使能信号scanenable变为1，进入shiftout。

如图5所示，为本发明实施例中sram输出路径时序测试方法，应用于上述的测试电路，该测试方法包括以下步骤：

s1、监测电路检测到扫描使能信号scanenable的下降沿时，输入mux切换控制电路将输入侧mux切换到sram读写控制电路，输出mux切换控制电路将输出侧mux切换到sram数据输出端q；

其中，监测电路实时获取诱导dff的输入端和输出端数据。

s2、向待测sram中写第一数值，然后将其读出；该第一数值如图3中b。

s3、向待测sram中写第二数值；该第一数值如图3中a。

其中，该第一数值和第二数值目的是:在下面两个连续的functionclockpulse过程中，使待测sram的行为和诱导dff的行为一致。

s4、将待测sram的时钟输入端clk切换到时钟控制模块occ；

s5、时钟控制模块occ产生两个连续的functionclockpulse；

s6、当监测电路检测到扫描使能信号scanenable的上升沿，输入mux切换控制电路将输入侧mux切换到输入侧dff输出端，输出mux切换控制电路将输出侧mux切换到诱导dff输出端。

s7、将扫描链scanchain中的数据导出，并和eda工具预期结果进行比对。即完成tdf测试。

其中，在扫描链scanchain中，诱导dff输入端上的数值经过两个functionclockpulse后，其经过的组合逻辑的输出结果会到达输出侧dff上，输出侧dff上得到的结果会经过扫描链scanchain导出，若测试路径没有问题时，扫描链scanchain中导出的数据应与eda工具预期结果一致。以上s2、s3步骤将待测sram和诱导dff在s5步骤中的行为变为一致，而s1步骤将测试路径切换为从待测sram输出端到输出侧dff，若扫描链scanchain中导出的数据eda工具预期结果一致，则说明待测sram的输出路径上没有缺陷。

本发明的sram输出路径时序测试电路及方法该案可以测试sram的输出路径outputpath的tdf，增加测试覆盖率，从而保证芯片的可靠性，尤其是对于工业级甚至军工、航天级等使用环境严酷的芯片，增加tdf的测试，可以更好地确保芯片正常工作。该方案增加的电路代价不高，而且产生pattern时不需要额外的工作量，只要在量产测试时，控制scanenable上升沿、下降沿附近的时间间隔，代价很低，是一种可实施的有效测试手段。

以上实施例仅是为充分说明本发明而所举的较佳的实施例，本发明的保护范围不限于此。本技术领域的技术人员在本发明基础上所作的等同替代或变换，均在本发明的保护范围之内。本发明的保护范围以权利要求书为准。