一种降低电路中时序器件漏电功耗的方法
【技术领域】
[0001]降低电路中时序器件漏电功耗的方法是EDA工具在不违反电路的时序约束条件下，通过将低阈值电压(LVT)的时序器件换成高阈值电压(HVT)的时序器件，以降低漏电功耗的方法。本发明属于EDA设计领域。
【背景技术】
[0002]随着集成电路特征尺寸不断的缩小，通过降低供电电压以减少动态功耗的技术非常普遍。同时，为了保持电路的性能，通常选用低阈值电压的器件以实现电路功能。然而，低阈值电压的器件的应用，使得漏电功耗的在总功耗中占的比例不断提升。我们可通过估算电路的时延，在不违反时序约束的条件下，将一部分低阈值电压的的器件换成高阈值电压的器件，以达到降低漏电功耗的目的。
[0003]在保持电路性能的情况下，利用双Vt技术降低漏电功耗的方法已经被广泛使用。一方面，逻辑组合器件置换对时序影响较小。根据静态时序分析的结果，可以得知当前器件延迟的余量(slack)，同时可计算出置换出现的延迟差值(delta)，从而确定能否置换该单元。另一方面，时序器件在以前电路中所占的比例较小，且对时序的影响较大。因此，工程师们在利用双Vt置换技术降漏电功耗时，常常会忽略掉时序器件。
[0004]在目前工艺节点下，电路功能越来越复杂，时钟系统越来越庞大，时序器件的功耗在电路中已经不容忽视。时序器件单元的置换存在两个特点:1)通常会同时影响setup时间和clock信号到Q点的时延，并且时延的代价也会比普通组合器件更大；2)时序器件之间可能互相关联，这使得延迟的估算需要考虑有关联关系的时序器件能否同时进行置换。
[0005]本文我们提出一种降低电路中时序器件漏电功耗的方法:通过计算setup时间的变化和clock信号到Q点延迟的变化，同时建立时序器件之间的连接关系，以保证时序器件同时置换不会影响电路的时序约束。
【发明内容】
[0006]本发明提出一种降低电路中时序器件漏电功耗的方法，这种方法考虑了时序器件置换的延迟变化特点，并考虑时序器件之间的关联关系。本文详细阐述了以上特点，提出相应的解决方案，最大限度的保证了同时置换时序器件而不破坏时序约束。
[0007]时序器件也就触发器(Flip Flop),它是一种存储数字信号的器件,有输入端和输出端，并且有一个特殊的输入端用来输入时钟信号。当接收到时钟信号时，输出端才会根据输入信号更新输出信号。在两个时钟信号之间，输出端的信号都不会发生改变。与逻辑信号的区别在于:逻辑信号的输出是与当前输入信号相关的；而触发器的输出信号是与上一个时钟信号到来时的输入信号相关的。
[0008]图1是D flip flop，输入信号到达D端口，时钟信号到达三角形标记处，输出信号从Q或者QN端输出。D flip flop是上升沿触发，即当时钟信号从O变为I时，输出端Q的信号会根据D端的信号更新，QN就与D的信号相反。
[0009]为了更好的计算时延，通常我们会为器件建立时延模型。每一个时延模型，通常对应器件的一条信号通路。图2中展示一个非门A->Z的信号通路，以及通路两端信号的变化规律。由于时序器件功能的特殊性，建立时延模型通常会更复杂。不能单纯的建立从输入端到输出端的时延模型，因为有时钟信号控制着数据信号的传输。通常，我们会定义两种时延模型:1)从输入端到时钟端，如图3，存在一个setup约束，是指时钟信号到达前，数据信号必须提前准备好的时间约束；2)从时钟端到输出端，如图4，这是信号从时钟到来时刻传输到输出端所需建立的时延模型。
[0010]可利用以上时延模型，进行静态时序分析。计算出每种器件的延迟余量(slack)，与置换换器件所需的延迟变化量(delta)进行比较。当delta〈slack时,可进行有效替换，而不违反时序约束。
[0011]为了提高效率，我们通常会批量的换取一批单元器件，然后进行时延值的更新。组合逻辑电路可通过拓扑排序的方式，找出一批时序不相关的单元。时序器件之间的关联性无法用拓扑排序排出，常常会出现互相关联的情况，如图5所示。
[0012]我们提出一种建立时序器件关联表的方法:首先，基于电路的连接关系，通过从所有时序器件输出端Q向下一个时序器件输入端D遍历，可得到所有D点有连接关系的Q点；然后根据D点的关联表，我们可以分析得出Q点连接的所有D点的关联表；最后将这两个表合并，可得出所有时序器件上点的关联表。
[0013]在置换单元时，我们可通过这一关联表，将时序器件根据关联的维度进行排序。然后，结合时延模型计算出的时延变化值(delta)和已存在的延迟余量(slack),分析delta是否小于slack值，确定当前单元能否被置换。同时，当前置换消耗掉一部分余量之后，那些关联的时序器件是否还有足够的延迟余量进行置换，如果不够则必须被排除出可置换集入口 ο
【附图说明】
[0014]图1 D flip flop
图2非门的信号通道和波形关系图3 setup约束的信号通道和波形关系图4时钟端到输出端的信号通道及波形关系图5时序器件之间互相关联具体实施步骤:
利用LVT置换为HVT时序器件的方法进行漏电功耗优化，操作流程如下:
1)准备电路网表、标准单元的Lib库以及Sdc文件，进行静态时序分析；
2)找出所有可能被置换的时序单元，并计算出置换所需的延迟变化(delta)；
3)过滤掉延迟变化量大于延迟余量(slack)的单元；
4)建立时序器件的关联表，并根据关联器件个数进行升序排列；
5)按顺序选取可置换单元，同时排除选中单元会影响到的其他时序单元；
置换完成后，需要更新时延数据，可继续进行后续的电路优化步骤。
【主权项】
1.一种降低电路中时序器件漏电功耗的方法，涉及到EDA设计工具的主要特征为: (I )时序器件中两种信号通道和波形延迟的定义:一种是时钟信号对输入信号有setup时序约束(即输入信号在时钟信号之前需要准备好的时间约束)；另一种是时钟信号到达后输出信号输出所需的时延； (2 )通过遍历电路图，建立时序器件之间关联表的方法； (3 )通过两种波形延迟的变化值和时序器件关联表，按顺序判断时序器件能否进行LVT替换为HVT的低功耗解决方案。
2.具有特征(I)、(2)、(3)的组合。
3.具有特征(2)、(3)的组合。
【专利摘要】一种降低电路中时序器件漏电功耗的方法，随着集成电路尺寸的不断缩小，漏电功耗在总功耗中比例不断提升。同时时钟系统日益复杂，时序器件所占比例不断升高，有效降低时序器件的漏电功耗已不容忽视。采用将低阈值电压（LVT）置换为高阈值电压（HVT）的技术降低漏电功耗，主要难点在于电路的时序约束不能被违反。本文根据时序器件的特点，分析了两种时延变化，一种是setup约束，另一种是时钟端到输出端的时延；提供了建立时序器件之间关联表的方法，记录所有时序器件之间关联关系的信息；针对优化电路不违反时序的约束的要求，提出了利用时延变化量（delta）与时延余量（slack）的比较以及关联表对可置换时序器件进行过滤的方法，达到了降低漏电功耗的目的。
【IPC分类】G06F17-50
【公开号】CN104573148
【申请号】CN201310485457
【发明人】周舒哲, 董森华, 陈彬, 燕昭然
【申请人】北京华大九天软件有限公司
【公开日】2015年4月29日
【申请日】2013年10月17日