页缓冲电路与非易失性存储装置的制作方法

本发明涉及一种页缓冲电路，特别涉及一种可以通过电子方式重复写入的非易失性存储装置(例如快闪存储器)与包括页缓冲电路的非易失性存储装置。

背景技术：

已知的与非型(nand-type)非易失性半导体存储器装置具有多个存储器胞晶体管(以下称为存储器胞)。这些存储器胞串联连接在位线与源极线之间以构成与非串(nandstring)，并具备高整合度(例如，日本专利特开9-147582号公报)。

图1是依据已知技术的与非型快闪eeprom的整体结构的方块图。此外，

图2是图1的存储器胞阵列10及其周边电路的电路图。

在图1中，依据已知技术的与非型快闪eeprom被配置为包括存储器胞阵列10、控制存储器胞阵列10进行运作的控制电路11、列解码器12、高电压产生电路13、包括数据重写与读出电路的页缓冲电路14、行解码器15、指令暂存器17、地址暂存器18、运算逻辑控制器19、数据输入输出缓冲器50以及数据输入输出端51。

在存储器胞阵列10中，可以藉由将具有堆迭栅极结构的多个电子式可重写非易失性存储器胞mcene、mcone、mceno与mcono(以下统称为存储器胞mc)串联连接的方式来配置nand存储器胞单元。在每个nand存储器胞单元中，漏极端可经由选定的栅极晶体管sgde或sgdo而连接至位线ble或blo，源极端可经由选定的栅极晶体管sgse或sgso而连接至共源极线sl。存储器胞mc的控制栅极在列方向上排成一线，并共同连接在字线wle(n)或wlo(n)(以下统称为字线wl)。选定的栅极晶体管的栅极被连接到选定的栅极线sgde、sgdo，且栅极线sgde、sgdo与字线wl是采平行设置。一条字线wl所选择的存储器胞范围是一页(onepage)，也就是写入与读出的单位。在一页范围内的多个nand存储器胞单元nu的范围或其整数倍是一个实体块(block)，也就是数据抹除的单位。为了执行以页为单位的数据重写与读出操作，图2的页缓冲电路14a可以包括提供给每一条位线的感测放大器电路与锁存电路。

图2的存储器胞阵列10具有简化的结构，且可以与多条位线共用一个页缓冲器。在这个例子中，在数据写入或读出操作期间选择性地连接到页缓冲器的位线数量是一页的单位。此外，图2显示出一个存储器胞阵列输入数据至输入输出端51与从输入输出端51输出数据的范围。图1提供的列解码器12与行解码器15则用来选择存储器胞阵列10的字线wl与位线bl。控制电路11可以执行数据写入、数据抹除与数据读出的顺序控制。由控制电路11控制的高电压产生电路13可以产生高电压与中间电压。这些高电压与中间电压可以用来进行数据写入、数据抹除与数据读出。

输入输出缓冲器50可以用来输入输出数据以及输入地址信号。也就是说，数据可以经由输入输出缓冲器50与数据信号线52而在输入输出端51与页缓冲电路14之间进行转移。来自数据输入输出端51的待输入的地址信号可以暂存在地址暂存器18，并传送至列解码器12与行解码器15来进行解码。用于操作控制的命令也可以从数据输入输出端51进行输入。指令暂存器17可以解码并暂存输入命令，以便对控制电路11进行控制。外部控制信号，例如芯片致能信号ceb、指令锁存致能信号cle、地址锁存致能信号ale、写入致能信号web与读出致能信号reb，可以被引入至运算逻辑控制器19，而内部控制信号则可以依据操作模式来产生。内部控制信号可以用来控制输入输出缓冲器50中的数据锁存，数据转移等。内部控制信号可以被传送至控制电路11，以便执行操作控制。

在与非型快闪eeprom中，每一次将一页的数据写入存储器胞。此处，为了检查是否所有的位都已被写入，因而对每个位进行编程(program)验证处理(下文中，编程验证也称为“验证”)。基本上，验证处理的完成是假设在超过预设的临界电压vth之后，所有的位都能通过验证。然而，以目前的快闪存储器而言，即使存在某些损坏的位仍然会被设定为通过验证的状态(passstate)。这就称为“伪通过处理(pseudopassprocessing)”，是在使用者模式中用来设定一个通过状态。由于在执行数据重写时有少量位的伪通过，并不会对大量位的错误检查纠正(ecc)功能造成问题，故对大量的位进行错误检查纠正功能时，就可以使用伪通过处理。需注意的是，当进行编程特性(programcharacteristics)或损坏位的分析时，可以通过增加或减少伪通过的位数量(或类似方式)来执行评估，因而可以缩短分析时间并提升效率。

在图2中，一对位线ble与blo可经由位线控制电路14b选择性地连接到页缓冲电路14a。在这个例子中，位线选择晶体管m30(或m31)与位线选择晶体管m32被位线选择信号blse或blso设定为电性导通状态，且位线ble或位线blo中的任何一个被选择性地连接到页缓冲电路14a。需注意的是，当位线ble、blo的其中之一被选择时，可以通过位线未选择信号blve与blvo将处于未选择状态的另一条位线设定为固定的接地电位或固定的供电电压电位，进而降低相邻位线之间的噪声。

图2的页缓冲电路14a被配置为包括位线选择晶体管m2、晶体管m3、电容c1与锁存电路lat1。位线选择晶体管m2用来选择预设位线，晶体管m3用来对位线施加预设的预充电电压，电容c1用来暂时地对数据充电，锁存电路lat1则用来暂时地锁存数据。锁存电路lat1由一对反相器inv1、inv2所组成。

附带一提，当nand快闪存储器的存储容量越大，位线bl就配置的越长。此处，位线电压检测电路可以包括图2所示的位线控制电路14b与页缓冲电路14a。

图3a是图2的电路中进行位线设定操作的电路图，而图3b是图2的电路中进行读出设定操作的电路图。

图3a是表示在数据读出操作之前位线被设定至某一电压的状态。在图3a的例子中，所选择的位线是ble，因而位线blo经由晶体管m1被设定至预设电压v1到，以便取消位线blo的选择。由于位线选择晶体管m2的栅极被施加了电压blsns＝预充电电压vchg+临界电压(vt)，所以位线ble可经由晶体管m2、m3而被设定为预充电电压vchg。随后，在图3b显示出数据的读出操作，位线选择晶体管m2的栅极被施加了电压blsns＝vsns+vt，而数据的电压则从预设的存储器胞mc被读出。

图4a是与图2的电路中进行位线设定有关的电路图，图4b是表示图2的电路进行位线设定时的位线充电时间tchg的时序图。此处，图4a与图4b显示出位线设定的困难度与不一致性，其中图4a简略地显示出位线电压的设定状态。位线ble仅设有一个电容负载cbl，且随着位线ble的电压增加(如图4b所示)，晶体管m2趋近于关闭状态。因此，位线ble需要相对长的时间才能达到预设电压(例如vchg)。最后，由于设定时间的限制，位线ble在略低于目标电压(例如vchg)的电压处达到饱和。此外，多个晶体管m2彼此间的临界电压vt实际上并不一致，且临界电压的不匹配会影响位线ble的预充电电压电平。

图5是表示图3b的电路进行位线设定时的位线读出操作的时序图。

在图3b的数据读出操作中，在位线ble被设定完成之后，晶体管m3被设定为关闭状态，且电压vchg被改变为电压vsns。此外，选定的栅极晶体管sgdo、sgso与字线wlo的晶体管被设定为开启状态，以进行数据读出操作。如图5与图3b所示的位线ble的电压操作，在经历感测区段之后(tsns之后)，锁存电路lat1被致能，而来自存储器胞mc的数据则被锁存。

例如，日本专利第5678151号公报与日本专利第6114796号公报公开了一种用于电子式可重写非易失性存储装置(例如快闪存储器)的页缓冲电路。

[专利文献1]日本专利特开9-147582号公报。

[专利文献2]日本专利第5678151号公报。

[专利文献3]日本专利第6114796号公报。

技术实现要素：

然而，如上所述，由于是经由位线选择晶体管m2来锁存数据，使得分别对应于多条位线bl的位线选择晶体管m2的临界电压变化将会因位线而造成来自存储器胞mc的数据电压变化。因此，在进行数据读出时，读出电压的精确度会下降。

本发明的目的是解决上述问题，相较于已知技术，本发明的页缓冲电路与使用页缓冲电路的非易失性存储装置能够提升数据读出的电压精确度。

本发明的第一实施例提供一种包括锁存电路的页缓冲电路。当经由位线将数据写入至存储器胞或从存储器胞读出数据时，锁存电路暂时性地存储数据。页缓冲电路配置为使用切换式电容电路。

在一实施例中，页缓冲电路可以包括第一电容、第二电容、第一开关、第二开关、第一晶体管、第二晶体管与控制电路。第一电容连接至感测端，且感测端连接至锁存电路的一端。第二电容包括连接至位线的一端。第一开关设置在感测端与第二电容的另一端之间。第二开关设置在感测端与供电电压之间。第一晶体管包括控制端与第一端子，且控制端与第一端子以并联方式连接至第一开关的两端。第二晶体管包括第二端子与第三端子，且第三端子与第二端子分别连接在接地端与第一晶体管的第二端子。控制电路用来控制第一开关、第二开关与第二晶体管。

在一实施例中，控制电路可以(1)通过关闭第一开关，开启第二开关，且关闭第二晶体管，来施加供电电压至第一电容以及施加预设的第一电压至第一晶体管的控制端，以经由第二电容来设定从位线读出的数据，其中预设的第一电压高于第一晶体管的临界电压，(2)通过关闭第一开关、第二开关与第二晶体管，并经由位线从第二电容施加存储器胞电流至存储器胞，以读出存储器胞的数据，以及(3)执行控制来关闭第一开关、第二开关且开启第二晶体管，以将施加在第二电容的电压施加至第一晶体管的控制端，使得连接感测端的第一电容被设置有对应于读出数据的电压，且使得对应于读出数据的电压经由锁存电路而被采样保持。

在一实施例中，控制电路可以通过执行控制来设定感测电平，并藉由在设定数据的读出操作之前开启第一开关、第二开关与第二晶体管，以便施加预设感测电压至位线。

在一实施例中，页缓冲电路还可以包括设置在感测端与位线之间的数据转移电路，且数据转移电路将感测端的数据转移至位线，以便在验证期间执行数据读出操作。

在一实施例中，非易失性存储装置的存储器胞阵列可以被分隔为至少两个存储器胞阵列区域，且被分隔的至少两个存储器胞阵列区域之间设置有位线控制电路。位线控制电路用来控制位线的电压。

本发明的第二实施例提供一种包括页缓冲电路的非易失性存储装置。

在一实施例中，非易失性存储装置可以采用混合方式来设置第一存储器胞阵列区与第二存储器胞阵列区，且第一存储器胞阵列区包括用来控制位线电压的位线控制电路，第二存储器胞阵列区不包括位线控制电路。

基于上述，与已知技术相比，本发明诸实施例中的页缓冲电路与使用页缓冲电路的非易失性存储装置可以提升数据读出的电压精确度，并能较精确地执行数据读出操作。

附图说明

图1是依据已知技术的与非型快闪eeprom的整体结构的方块图。

图2是图1的存储器胞阵列10及其周边电路的电路图。

图3a是图2的电路中执行位线设定的电路图。

图3b是图2的电路中执行读出设定的电路图。

图4a是与图2的电路中与位线设定有关的电路图。

图4b是图2的电路进行位线设定时的位线充电时间的时序图。

图5是图3b的电路进行位线设定时的位线读出操作的时序图。

图6是依据本发明一实施例的与非型快闪eeprom的存储器胞阵列10及其周边电路的电路图。

图7是页缓冲电路14aa的电路图，页缓冲电路14aa使用图6的周边电路中的切换式电容电路。

图8a是图7的页缓冲电路14aa在感测电平设定模式下的电路操作示意图。

图8b是图7的页缓冲电路14aa在读出设定模式下的电路操作示意图。

图8c是图7的页缓冲电路14aa在感测模式下的电路操作示意图。

图8d是图7的页缓冲电路14aa在采样保持模式下的电路操作示意图。

图9是图7的页缓冲电路14aa的操作时序图。

图10是依据已知技术的a类型存储器胞阵列10a的电路图。

图11是依据本发明一实施例的b类型存储器胞阵列10b的电路图。

图12a是依据已知技术的周边电路的配置范例的方块图。

图12b是依据本发明一实施例的周边电路的配置范例的方块图。

图13是依据本发明一实施例在周边电路中执行验证期间的读出设定模式的电路图，其中图13的周边电路包括页缓冲电路14aa与数据转移电路14c。

图14是图13的周边电路的操作时序图。

【符号说明】

10：存储器胞阵列

10a：a类型存储器胞阵列

10b：b类型存储器胞阵列

11：控制电路

12：列解码器

13：高电压产生电路

14、14a、14aa：页缓冲电路

14b：位线控制电路

15：行解码器

17：指令暂存器

18：地址暂存器

19：运算逻辑控制器

20：控制电路

50：数据输入输出缓冲器

51:数据输入输出端

52：数据信号线

bl、blc、ble、blo：位线

blsc、blse、blso：位线选择信号

blve、blvo：位线未选择信号(或位线控制电压)

c0、c1：电容

cal、en1～en3、g1、pre：控制电压(或栅极电压)

inv1、inv2：反相器

icell：存储器胞电流

ish：电流源

iso：分隔接地电压

lat1：锁存电路

mc、mcene、mcone、mceno、mcono：存储器胞

m0～m3、m10～m15、m21～m26、m30～m32：mos晶体管

s1～s4：开关

sgde、sgdo、sgse、sgso：选定栅极晶体管(或栅极线)

sns：感测端

sl：共源极线

ss1～ss4：控制信号

v1、v2、vsns：电压

vchg：预充电电压

vchg：初始电压

vdd：供电电压

vsns：感测电压

vth、vt、vth1：临界电压

wl、wle、wlo：字线

具体实施方式

在下文中，本发明的实施例将配合附图进行说明。需注意的是，在附图及实施方式中相同或类似的元件将使用相同的标号。此外，为了方便描述，各端点的名称与各端点的电压可以采用相同的标号来表示。

图6是依据本发明一实施例的与非型快闪eeprom的存储器胞阵列10及其周边电路的电路图。图6实施例中的周边电路不同于图2的电路，两者的差异可由以下几点来说明。

(1)位线控制电路14b中的一部分，包括金属氧化物半导体(mos)晶体管m10～m15，是嵌入在存储器胞阵列10的选定栅极晶体管sgde、sgdo的栅极线之间的区域中。位线控制电压blve被施加到mos晶体管m10、m13两者的栅极，位线控制电压blvo被施加到mos晶体管m12、m15两者的栅极，且用于电磁分隔两个区域的分隔接地电压iso被施加到mos晶体管m11、m14两者的栅极。

(2)图6提供了由切换式电容电路所构成的页缓冲电路14aa。

(3)页缓冲电路14aa经由位线控制电路14b与数据转移电路14c而连接至存储器胞阵列10。数据转移电路14c被配置为包括两个彼此串联连接的mos晶体管m25、m26。

在页缓冲电路14aa中，藉由使用配置有切换式电容电路的页缓冲电路14aa，将显著降低上述各个位线选择晶体管m2的临界电压变化，进而解决了由于各个位线选择晶体管m2的临界电压变化导致数据读出的电压精确度下降的问题。因此，可以设定一个较有弹性的感测电平。此外，可以通过将位线控制电路14b的一部分嵌入至与非串(nandstring)之中，以降低预充电/放电时间。

在图6中，页缓冲电路14aa被配置为包括两个电容c0、c1，5个mos晶体管m20～m24，以及由两个反相器inv1、inv2构成的锁存电路lat1。控制电路20分别对mos晶体管m20～m24的栅极施加控制电压cal、g1、en1、pre、en2，以便控制mos晶体管m20～m24的开启与关闭。此外，锁存电路lat1的一端被设定为q1端，另一端被设定为q1b端。

选定的位线blc经由数据转移电路14c的mos晶体管m25的源极与栅极而连接至页缓冲电路14aa的感测端sns。此外，选定的位线blc经由电容c0、mos晶体管m21的栅极与漏极以及mos晶体管m22的源极与漏极而接地。mos晶体管m21的栅极经由mos晶体管m20的源极与漏极而连接到mos晶体管m21的源极。mos晶体管m21的源极经由mos晶体管m23的漏极与源极连而连接到供电电压vdd，并经由感测端sns与电容c1而接地。感测端sns经由mos晶体管m24的源极与漏极而连接到锁存电路lat1的q1端。

举例来说，当选择一条偶数编号的位线ble时，电压v1e可以经由mos晶体管m10来对位线ble提供预设感测电压vsns+vchg，以便经由电容c0的一端(即，位于图6左侧且在位线ble那一侧的端点)在电容c0中存储相同的电荷。另一方面，例如，当选择一条奇数编号的位线blo时，电压v1o可以经由mos晶体管m15来提供0v至位线blo。此外，页缓冲电路14aa从存储器胞mc读出数据，然后将数据存储在锁存电路lat1中。需注意的是，mos晶体管m20是用来校准栅极电压g1的电位。mos晶体管m23可以在感测电平的设定期间从电流源ish提取电流，以提供感测电流。随后，可以开启mos晶体管m23来对感测端sns进行预充电，而在经历采样保持区段之后且开启mos晶体管m24之后，则将感测端sns的数据存储在锁存电路lat1中。

图7是页缓冲电路14aa的电路图。图7的页缓冲电路14aa使用图6的周边电路中的切换式电容电路，且图7的电路图是采用多个开关元件来取代图6的页缓冲电路14aa中的部分mos晶体管。在图7中，开关s1对应于mos晶体管m20，开关s2对应于mos晶体管m23，开关s3对应于mos晶体管m10、m15。位线bl经由开关s3连接到电压v1。感测端sns经由开关s2连接到开关s4的共用端(commonterminal)，开关s4的a端连接到电压v2，而开关s4的b端经由电流源ish连接到电压v2。开关s1～s4与mos晶体管m22的开启、关闭可以依据控制电路20所提供的控制信号ss1～ss4、en1来进行控制。

图8a是图7的页缓冲电路14aa在感测电平设定模式下的电路操作示意图，图8b是图7的页缓冲电路14aa在读出设定模式下的电路操作示意图。此外，图8c是图7的页缓冲电路14aa在感测模式下的电路操作示意图，而图8d则是图7的页缓冲电路14aa在采样保持模式下的电路操作示意图。图9是图7的页缓冲电路14aa的操作时序图。

以下将以图8a至图9来说明页缓冲电路14aa的操作方式。

图8a的感测电平设定模式是在一段时间内对位线bl与mos晶体管m21的栅极电压g1进行感测电平的设定。在本实施例中，开关s1、s2、s3与mos晶体管m22都被开启，而开关s4则被切换至b端。来自电流源ish的电流将流过开关s4、s2与mos晶体管m21、m22。因此，mos晶体管m21的栅极电压g1被强制设定为mos晶体管m21的临界电压vth1。同时，位线bl被设定为感测电压vsns。此处，由于栅极电压g1可以通过电流源ish而自行对准(self-aligned)多条位线bl，因此任何电压都可以被设定为位线bl的检测电平。

在图8b的读出设定模式中，开关s1与mos晶体管m22都被关闭，开关s2、s3则被开启。开关s4被切换至a端。此处，感测端sns的设定是从供电电压vdd变更为电压v2。同时，位线bl的设定则从电压v1变更为数据读出的初始电压vchg。当位线bl被设定为初始电压vchg时，mos晶体管m21的栅极电压g1的电位可以藉由电荷存储而被设定为vth1+vchg。

在图8c的感测模式中，开关s1、s2、s3与mos晶体管m22被关闭。同时，选定栅极晶体管sgde或sgdo被开启，使得预设的存储器胞mc被连接到位线bl。在图8c的实施例中，藉由将位线bl的电压降至0v来对存储器胞mc的电荷进行放电，因而产生了存储器胞电流icell。

(a)当存储器胞mc是抹除存储器胞的情况下，存储器胞电流icell被设定为足够大，使得位线bl的电压可以低于感测端sns的感测电压vsns，且mos晶体管m21的栅极电压g1可以低于mos晶体管m21的临界电压vth1。

(b)当存储器胞mc是编程存储器胞的情况下，存储器胞电流icell几乎不流动，因而位线bl将保持高于感测电压vsns的电压。

在图8d的采样保持模式中，只有mos晶体管m22被开启。

(a)当mos晶体管m21的栅极电压g1高于本身的临界电压vth1的情况下，mos晶体管m21被开启。之后，如图9所示，感测端sns的感测电压vsns被设定为0v，以作为“编程数据”。

(b)当mos晶体管m21的栅极电压g1低于本身的临界电压vth1的情况下，mos晶体管m21被关闭。在这种情况下，如图9所示，感测端sns的感测电压vsns将保持为预定电压，以作为“抹除数据”。

当具有切换式电容电路的页缓冲电路14aa依据上述方式来配置时，可以大幅降低各个位线选择晶体管m2的临界电压变化，因此解决了由于各个位线选择晶体管m2的临界电压变化而导致数据读出的电压精确度下降的问题。因此，可以设定一个较有弹性的感测电平。此外，可以通过将位线控制电路14b的一部分嵌入至与非串(nandstring)之中，以降低预充电/放电时间。

以下将说明位线控制电路14b的一部分嵌入至图6的存储器胞阵列10的实施例。

图10是依据已知技术的a类型存储器胞阵列10a的电路图。类似于图2的位线控制电路14b设置在存储器胞阵列10外部的区域，图10的位线控制电路的配置方式称为“a类型”。

图11是依据本发明一实施例的b类型存储器胞阵列10b的电路图。图11的位线控制电路14b的一部分是设置在图6的存储器胞阵列10内部的区域中。详细来说，位线控制电路14b中的一部分，包括mos晶体管m10～m15，被嵌入至存储器胞阵列10的选定栅极晶体管sgde、sgdo两者的栅极线之间的区域。位线控制电压blve被施加到mos晶体管m10、m13的栅极，而位线控制电压blvo则被施加到mos晶体管m12、m15的栅极，且用于电磁分隔两个区域的分隔接地电压iso被施加到mos晶体管m11、m14两者的栅极。图11的位线控制电路14b的配置方式称为“b类型”。

在图11的实施例中，电压v1被分成偶数编号的位线ble的电压v1e与奇数编号的位线blo的电压v1o。此外，mos晶体管m10、m15可以作为图7的开关s3。mos晶体管m11、m14始终被设定为关闭状态，而mos晶体管m12、m13则是用来增加阵列数量的虚设(dummy)mos晶体管。

以下将说明使用a类型存储器胞阵列10a与b类型存储器胞阵列10b的方法。

图12a是依据已知技术的周边电路的配置范例的方块图。在图12a的已知技术中，位线控制电路14b与页缓冲电路14a都被设置在a类型存储器胞阵列10a外部的区域，且a类型存储器胞阵列10a的位线可以经由位线控制电路14b来进行预充电。

图12b是依据本发明一实施例的周边电路的配置范例的方块图。.在图12b的实施例中，多个a类型存储器胞阵列10a与多个b类型存储器胞阵列10b以混合方式设置在记忆阵列10中。此处，可以由b类型存储器胞阵列10b内的位线控制电路对相邻的a类型存储器胞阵列10a进行位线的预充电操作。

在本实施例中，位线充电电路被设置在位线控制电路14b中，且位线充电电路也被设置在b类型存储器胞阵列10b中。.位线的负载容量取决于位线的长度，且位线的长度相关于充电操作。通过图12b的配置方式，可以使用比图12a的位线长度还短的路径来对位线充电，因此可以缩短位线的预充电/放电时间。此外，可以采用强制的方式对偶数编号的位线ble与奇数编号的位线blo分别设定位线的选择电压与未选择电压。

图13是依据本发明一实施例在周边电路中执行验证期间的读出设定模式的电路图，其中图13的周边电路包括页缓冲电路14aa与数据转移电路14c。此外，图14是图13的周边电路的操作时序图。在图13中，数据转移电路14c是由mos晶体管m25、m26所构成。

当配合图14来执行图13的电路操作时，首先由锁存电路lat1将数据的电压加载至感测端sns。感测端sns可以被设定为高电平，以对存储器胞进行编程(写入)操作。感测端sns可以被设定为低电平，以停止对存储器胞进行编程(写入)操作。接下来，可以采用强制方式经由电压v1e、v1o来将供电电压vdd提供给所有的位线，且所有的位线被设定为抑制状态(prohibitedstate)。

随后，mos晶体管m26被开启(通过控制电压en3)。当感测端sns处于高电平时，位线blc被设定为0v，以对存储器胞进行编程。在编程终止之后，页缓冲电路14aa转换为编程验证设定操作。基本上，编程验证处理类似于数据读出处理。在进行验证之前可以关闭mos晶体管m24的控制电压en2，以便在锁存电路lat1中存储之前的感测数据。

接着，页缓冲电路14aa转换为“感测电平设定”。这种情况下的操作实质上与数据读出设定的操作相同。唯一的差异在于，在数据读出设置的情况下，感测端sns是经由图13的mos晶体管m23而被预充电至供电电压vdd。另一方面，mos晶体管m24的栅极电压en2是保持在高电平或低电平而不是处于预充电电压，且感测端sns依据锁存电路lat1的数据而保持在高电平或低电平。当存储器胞被充分编程时，感测端sns将会被设定为低电平。在这种情况下，就产生了来自下一次编程的抑制位(prohibitionbit)。然而，当存储器胞处于抹除状态时，感测端sns将保持在高电平，且编程处理被终止。

在上述实施例中，已经说明了快闪存储器的实施方式，例如与非型(nand-type)快闪eeprom。然而，本发明不限于此，本发明也可以应用于例如反或型(nor-type)快闪存储器的非易失性存储装置。

虽然在图6的实施例中，设置有数据转移电路14c。然而，本发明不限于此，图6也可以不设置数据转移电路。

在上述实施例中，每一个mos晶体管m1～m32的栅极是控制端，而其源极与漏极可以称为一对元件端子。虽然上述实施例是采用mos晶体管的配置方式，但本发明不限于此，本发明也可以采用双极性晶体管(bipolartransistor)的配置方式。

综上所述，在本发明诸实施例中的页缓冲电路可以用于非易失性存储装置，且即使当存储器胞的间距(pitch)随着非易失性存储装置的小型化而减小时，例如与非型快闪存储器与周边电路的晶体管尺寸因此而减小，本发明的页缓冲电路也可以比已知技术更精确地感测数据值。

虽然本发明已以实施例公开如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附权利要求书界定范围为准。