一种具有数据保持功能的低功耗静态随机存取存储器电路的制作方法

本发明涉及集成电路设计技术领域，特别是涉及一种具有数据保持功能的低功耗静态随机存取存储器(staticrandom-accessmemory，sram)电路。

背景技术：

申请号为cn200810096656的中国专利申请提出了一种双电源供电的sram阵列，如图1所示，该电路由双电压电源组供电：在正常工作状态的存储单元阵列由高电压电源vh供电，在待机状态的存储单元阵列由低电压电源vl供电，待机状态下存储的数据仍然能保持稳定；

在进行电压电源切换时，该电路内部自行判断存储单元是处于工作模式或是待机模式，然后产生一个控制信号mode给多路复用电路60/62，多路复用电路通过响应存储阵列的模式信号，进行电压电源节点的切换。

然而，该专利申请却存在如下缺点：第一，该电路需要在感知存储单元状态并进行地址译码后才能进入待机模式，电压电源切换所需的时间较长；第二，该电路不能主动进入待机模式，电路内部只要判断sram为待机状态即自动切换电源，将待机状态和数据保持状态强制绑定，不利于应用的灵活性。

申请号为cn201910274520.4也提供了一种降低静态随机存取存储器功耗的系统及方法，如图2所示，该系统的双电源是分别供给外围电路和存储阵列，而不是对存储器的高电压电源和低电压电源进行选择；另外，该电路为数模混合电路，需要产生额外的电路面积开销；最后，低压电源由系统电源经低压差线性稳压器产生，与电源直接供电的方式相比，这种方式产生的电压不够稳定，而sram存储单元的数据保持对供电电压，尤其是低压供电的稳定性要求极高。

技术实现要素：

为克服上述现有技术存在的不足，本发明之目的在于提供一种具有数据保持功能的低功耗静态随机存取存储器电路，以对sram进行双电源供电，在高电压电源供电时sram正常工作，在低电压电源供电时外围电路下电，wl关闭，存储单元阵列使用低电压电源供电，同时存储单元内低电压节点抬高，在保证存储数据稳定的条件下极大地降低功耗。

为达上述及其它目的，本发明提出一种具有数据保持功能的低功耗静态随机存储器电路，包括：

数据保持控制模块，仅与高电压电源vddh相连，用于接收数据保持使能信号并输出电源控制信号enhp、enha、enl以控制所述静态随机存储器电路是否进入数据保持状态；

外围电路供电网络模块，用于在所述数据保持控制模块输出的电源控制信号enhp的控制下输出外围电路模块的电源vddp；

存储单元阵列供电网络模块，与高电压电源vddh和低电压电源vddl相连，用于在所述数据保持控制模块输出的电源控制信号enha、enl的控制下输出存储单元阵列模块所需的电源vdda；

外围电路模块，仅与高电压电源vddh相连，用于控制存储单元阵列模块的字线和位线；

以及存储单元阵列模块。

优选地，所述数据保持控制模块包括：

电源管理控制子模块，用于分别控制所述存储单元阵列供电网络模块和外围电路供电网络模块以在数据保持使能信号的控制下输出存储单元阵列供电网络模块和外围电路供电网络模块所需的电源控制信号enhp、enha、enll，并输出地电压控制信号me、mei以及字线干扰隔离控制信号enla至存储单元阵列地电压控制子模块和字线干扰隔离控制子模块；

字线干扰隔离控制子模块，用于在所述电源管理控制子模块输出的字线干扰隔离控制信号enla的控制下控制所述存储单元阵列模块的字线，以在保持状态时将字线关闭来隔离外部干扰；

存储单元阵列地电压控制子模块，用于在电源管理控制子模块101输出的地电压控制信号me、mei的控制下控制所述存储单元阵列模块的地电压vsscore。

优选地，当所述静态随机存储器电路处于正常工作状态时，所述电源管理控制子模块控制所述存储单元阵列供电网络模块使用高电压电源vddh对所述存储单元阵列进行供电，同时，所述存储单元阵列地电压控制子模块使用地电压作为存储单元阵列的内部地电压节点，提供存储单元阵列正常工作所需的地电压，所述字线干扰隔离控制子模块不工作。

优选地，所述电源管理控制子模块还控制外围电路供电网络模块使用高电压电源vddh对所述外围电路进行供电，提供外围电路正常工作所需的电压。

优选地，当所述静态随机存储器电路处于数据保持状态时，所述电源管理控制子模块控制所述存储单元阵列供电网络模块使用低电压电源vddl对所述存储单元阵列进行供电，同时，所述存储单元阵列地电压控制子模块使用比地电压高出几十至几百毫伏的电压节点作为存储单元阵列的内部地电压节点，提供存储单元阵列保持数据所需的休眠电压，所述字线干扰隔离控制子模块将存储单元阵列的字线全部关闭，以保持数据的稳定。

优选地，所述电源管理控制子模块还控制所述外围电路供电网络模块断开与高电压电源vddh的连接，以断开对外围电路的供电。

优选地，当所述静态随机存储器电路在正常工作状态和数据保持状态切换时，所述存储单元阵列模块的供电不能间断，在进入和退出数据保持模式时，所述电源管理控制子模块产生并作用于所述存储单元阵列供电网络模块的两个电源控制信号中，控制低电压电源vddl的信号应是控制高电压电源vddh的信号的包络信号。

优选地，进入数据保持模式时，连通低电压电源vddl的控制信号应早于断开高电压电源vddh的控制信号；退出数据保持模式时，断开低电压电源vddl的控制信号应晚于连通高电压电源vddh的控制信号。

优选地，所述高电压电源vddh为所述静态随机存储器电路正常工作所需的电压，低电压电源vddl为所述静态随机存储器电路中存储单元维持数据稳定所需的低电压。

优选地，所述高电压电源vddh比低电压电源vddl电压值高几十至几百毫伏。

与现有技术相比，本发明一种具有数据保持功能的低功耗静态随机存取存储器电路，以对sram进行双电源供电，在高电压电源供电时sram正常工作，在低电压电源供电时外围电路下电，wl关闭，存储单元阵列使用低电压电源供电，同时存储单元内低电压节点抬高，在保证存储数据稳定的条件下极大地降低功耗。

附图说明

图1为现有技术的双电源供电的sram阵列的示意图；

图2为现有技术一种降低静态随机存取存储器功耗的系统的结构示意图；

图3为本发明一种具有数据保持功能的低功耗静态随机存储器电路的电路结构图；

图4为本发明具体实施例中标准六晶体管静态随机存取存储器(sram)存储单元的示意图；

图5为本发明具体实施例中存储单元阵列供电电压vdda和外围电路供电电压vddp的控制示意图；

图6本发明具体实施例中电源控制相关信号的时序图；

图7为本发明具体实施例中存储单元阵列中低电压节点vsscore的控制示意图；

图8为本发明具体实施例中字线(wl)的控制示意图；

图9为本发明的仿真结果图。

具体实施方式

以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。

图3为本发明一种具有数据保持功能的低功耗静态随机存储器电路的电路结构图。如图3所示，本发明一种具有数据保持功能的低功耗静态随机存储器电路，包括：数据保持控制模块10、外围电路供电网络模块20、存储单元阵列供电网络模块30、外围电路模块40、存储单元阵列模块50。

本发明一种具有数据保持功能的低功耗静态随机存储器电路即整个sram系统由高电压电源vddh和低电压电源vddl共同供电，其中，数据保持控制模块10，用于接收数据保持使能信号并输出电源控制信号enhp、enha、enl以控制sram是否进入数据保持状态，具体地，数据保持控制模块10包括电源管理控制子模块101、字线干扰隔离控制子模块102和存储单元阵列地电压控制子模块103，电源管理控制子模块101，用于分别控制存储单元阵列供电网络模块30和外围电路供电网络模块20以在数据保持使能信号的控制下输出20和30所需的电源控制信号enhp、enha、enll，并输出地电压控制信号me、mei以及字线干扰隔离控制信号enla至字线干扰隔离控制子模块102和存储单元阵列地电压控制子模块103，字线干扰隔离控制子模块102，用于在电源管理控制子模块101输出的字线干扰隔离控制信号enla的控制下控制存储单元阵列模块的字线以在保持状态时将字线关闭来隔离外部干扰，存储单元阵列地电压控制子模块103，用于在电源管理控制子模块101输出的地电压控制信号me、mei的控制存储单元阵列模块的地电压vsscore；外围电路供电网络模块20，用于在电源管理控制子模块101输出的电源控制信号enhp的控制下输出外围电路模块40的电源vddp；存储单元阵列供电网络模块30，用于在电源管理控制子模块101输出的电源控制信号enha、enl的控制下输出存储单元阵列模块50所需的电源vdda的电源；外围电路模块40，用于控制存储单元阵列模块的字线和位线；存储单元阵列模块50。

数据保持控制模块10本身只与高电压电源vddh相连，存储单元阵列供电网络模块30与高电压电源vddh和低电压电源vddl相连；外围电路供电网络模块20仅与高电压电源vddh相连。外围电路供电网络模块20控制外围电路模块40的电源，存储单元阵列供电网络模块30控制存储单元阵列模块50的电源，外围电路模块40控制存储单元阵列模块50的字线和位线，电源管理控制子模块101分别控制存储单元阵列供电网络模块30和外围电路供电网络模块20，字线干扰隔离控制子模块102控制存储单元阵列模块50的字线，存储单元阵列地电压控制子模块103控制存储单元阵列模块50的地电压。

当所述sram处于正常工作状态时，所述电源管理控制子模块101控制所述存储单元阵列供电网络模块30使用高电压电源vddh对所述存储单元阵列进行供电，同时，所述存储单元阵列地电压控制子模块103使用地电压(vss)作为存储单元阵列的内部地电压节点，提供存储单元阵列正常工作所需的地电压，此时，字线干扰隔离控制子模块102不工作，另外，所述电源管理控制子模块101还控制外围电路供电网络模块20使用高电压电源vddh对所述外围电路进行供电，提供外围电路正常工作所需的电压。

当所述sram处于数据保持状态时，所述电源管理控制子模块101控制所述存储单元阵列供电网络模块30使用低电压电源vddl对所述存储单元阵列进行供电，同时，所述存储单元阵列地电压控制子模块103使用比地电压(vss)高出几十至几百毫伏的电压节点作为存储单元阵列的内部地电压节点，提供存储单元阵列保持数据所需的休眠电压，除此之外，所述字线干扰隔离控制子模块102将存储单元阵列的字线全部关闭，以保持数据的稳定，另外，所述电源管理控制子模块101还控制外围电路供电网络模块断开与高电压电源vddh的连接，即断开对外围电路的供电。

当所述sram在正常工作状态和数据保持状态切换时，存储单元阵列模块50的供电不能间断，在进入和退出数据保持(dataretention)模式时，电源管理控制子模块101产生并作用于存储单元阵列供电网络模块30的两个电源控制信号中，控制低电压电源vddl的信号应是控制高电压电源vddh的信号的包络信号，即：进入数据保持(dataretention)时，连通低电压电源vddl的控制信号应早于断开高电压电源vddh的控制信号；退出数据保持(dataretention)时，断开低电压电源vddl的控制信号应晚于连通高电压电源vddh的控制信号。

存储单元阵列模块的存储单元结构如图4所示，其为最基本的6管结构，其中高电压节点为vdda，存储单元内部地电压节点为vsscore，所有的存储单元以本领域技术人员所熟知的方式组成存储单元阵列。

存储单元阵列供电网络模块和外围电路供电网络模块的一种典型实例示意图如图5所示，其中enhp信号、enha信号和enl信号为电源控制信号，分别控制外围电路供电、存储单元阵列供电和存储单元阵列连接低电压电源vddl。enhp、enha和enl为低电平有效，时序由图6所示：其中retb信号为sram外的数据保持控制输入信号，低电平有效。在me(sram使能信号)置0，即存储器不工作时，将retb置0可使sram进入数据保持(dataretention)模式；enla信号则为enl信号的反信号。由图6所示，在retb置0时，enla置1，即enl置0，可控制低电压电源vddl对vdda进行供电，enhp和enha置1可分别控制vddp，vdda断开与高电压电源vddh的连接。通过将enha信号和enla信号设置为包络信号，确保存储单元阵列始终有电源进行供电，以提高存储单元中保持的数据的稳定性。特别地，在图5中的pm2管上，将mos管的衬底偏置电压设置为高电压vddh，确保在电源切换的过程中不会有漏电产生。

存储单元阵列地电压控制子模块103如图7所示，其中me和mei互为反信号，当me置1，即存储器正常工作时，vsscore电位稳定连接在地电压vss上；当me置0，即存储器不工作时，vsscore电位根据电阻rd的电阻值会有一定程度的抬高，抬高的电位一般控制在几十至几百毫伏左右。

字线干扰隔离控制子模块102的一种典型实例示意图如图8所示，其控制信号enla的时序如图6中所示，在进行电压电源切换前，通过将enla置1来关闭所有字线，以确保存储单元中的数据不受外部电路的影响。

总的来说，当所述sram处于正常工作状态时，所述电源管理控制子模块101控制所述存储单元阵列供电网络模块30使用高电压电源vddh对所述存储单元阵列进行供电，同时，所述存储单元阵列地电压控制子模块103使用地电压(vss)作为存储单元阵列的内部地电压节点，提供存储单元阵列正常工作所需的地电压。此时，字线干扰隔离控制子模块102不工作。另外，所述电源管理控制子模块101还控制外围电路供电网络模块使用高电压电源vddh对所述外围电路进行供电，提供外围电路正常工作所需的电压。

当数据保持使能信号输入时，所述电源管理控制子模块101控制所述存储单元阵列供电网络模块使用低电压电源vddl对所述存储单元阵列进行供电，同时，所述存储单元阵列地电压控制子模块103使用比地电压(vss)高出几十至几百毫伏的电压节点作为存储单元阵列的内部地电压节点，提供存储单元阵列保持数据所需的休眠电压。除此之外，所述字线干扰隔离控制子模块102将存储单元阵列的字线全部关闭，以保持数据的稳定。另外，所述电源管理控制子模块101还控制外围电路供电网络模块20断开与高电压电源vddh的连接，即断开对外围电路的供电。

当所述sram在正常工作状态和数据保持状态切换时，存储单元阵列模块50的供电不能间断。由此可达到在保持数据稳定的条件下，极大地降低功耗的效果。

本发明的仿真波形如图9所示，其中前1ms为正常工作状态，稳定的漏电流为2.91μa；后一秒为数据保持(dataretention)状态，稳定的漏电流为1.04μa。可以看到，采用本发明提出的电路可使sram在保持数据稳定的条件下，将漏电流降低64.3％。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。