半导体存储器装置和包括半导体存储器装置的存储器系统的制作方法

半导体存储器装置和包括半导体存储器装置的存储器系统
1.相关申请的交叉引用
2.2020年10月16日提交于韩国知识产权局的题为“半导体存储器装置和包括半导体存储器装置的存储器系统”的韩国专利申请no.10-2020-0133848整体以引用方式并入本文中。
技术领域
3.实施例涉及存储器，更具体地，涉及半导体存储器装置和包括半导体存储器装置的存储器系统。


背景技术：

4.半导体存储器装置可被分类为诸如闪速存储器装置的非易失性存储器装置和诸如dram的易失性存储器装置。dram的高速操作和成本效率使得dram可用于系统存储器。


技术实现要素：

5.实施例涉及一种半导体存储器装置，包括：存储器单元阵列，其包括耦接到多条字线和多条位线的多个易失性存储器单元，所述存储器单元阵列包括正常单元区域和奇偶校验单元区域；纠错码(ecc)电路；以及控制逻辑电路，其被配置为控制ecc电路。ecc电路可被配置为：在正常模式下，从外部装置接收包括正常数据比特的主数据，所述主数据伴随有第一命令；对主数据执行ecc编码以生成奇偶校验数据；并且将主数据和奇偶校验数据分别存储在正常单元区域和奇偶校验单元区域中，并且在测试模式下，从外部装置接收包括至少一个错误比特的测试数据，该测试数据伴随有第二命令；将测试数据存储在正常单元区域和奇偶校验单元区域之一中；并且响应于读命令对主数据和奇偶校验数据之一以及测试数据执行ecc解码以将解码结果数据提供给外部装置。
6.实施例还涉及一种半导体存储器装置，包括：存储器单元阵列，其包括耦接到多条字线和多条位线的多个易失性存储器单元，所述存储器单元阵列包括正常单元区域和奇偶校验单元区域；纠错码(ecc)电路，其包括存储部；以及控制逻辑电路，其被配置为控制ecc电路。ecc电路可被配置为：在正常模式下，从外部装置接收包括正常数据比特的主数据，所述主数据伴随有第一命令；对主数据执行ecc编码以生成奇偶校验数据；并且将主数据和奇偶校验数据存储在存储部和存储器单元阵列中的所选一个中，并且在测试模式下，从外部装置接收包括至少一个错误比特的测试数据，所述测试数据伴随有第二命令；将测试数据存储在存储部和存储器单元阵列中的所选一个中；并且响应于读命令对主数据和奇偶校验数据之一以及测试数据执行ecc解码以将解码结果数据提供给外部装置。
7.实施例还涉及一种存储器系统，包括：半导体存储器装置；以及存储器控制器，其被配置为控制半导体存储器装置。半导体存储器装置可包括：存储器单元阵列，其包括耦接到多条字线和多条位线的多个易失性存储器单元，所述存储器单元阵列包括正常单元区域和奇偶校验单元区域；纠错码(ecc)电路；以及控制逻辑电路，其被配置为控制ecc电路。ecc
电路可被配置为：在正常模式下，从存储器控制器接收包括正常数据比特的主数据，所述主数据伴随有第一命令；对主数据执行ecc编码以生成奇偶校验数据；并且将主数据和奇偶校验数据分别存储在正常单元区域和奇偶校验单元区域中，并且在测试模式下，从存储器控制器接收包括至少一个错误比特的测试数据，所述测试数据伴随有第二命令；将测试数据存储在正常单元区域和奇偶校验单元区域之一中；并且响应于读命令对主数据和奇偶校验数据之一以及测试数据执行ecc解码以将解码结果数据提供给存储器控制器。
附图说明
8.通过参照附图详细描述示例实施例，对于本领域技术人员而言特征将变得显而易见，附图中：
9.图1是示出根据示例实施例的存储器系统的框图。
10.图2是示出根据示例实施例的图1的存储器系统中的存储器控制器的示例的框图。
11.图3示出根据示例实施例的图1的存储器系统中与多个突发长度对应的数据集。
12.图4示出根据示例实施例的图2的存储器控制器中的错误注入寄存器集、数据缓冲器和测试数据生成器。
13.图5是示出根据示例实施例的图1的存储器系统中的半导体存储器装置的示例的框图。
14.图6示出图5的半导体存储器装置中的第一存储体阵列的示例。
15.图7是示出根据示例实施例的图5的半导体存储器装置中的ecc电路的示例的框图。
16.图8是示出根据示例实施例的图7的ecc电路中的ecc引擎的示例的框图。
17.图9示出根据示例实施例的图8的ecc引擎中的ecc编码器的示例。
18.图10示出根据示例实施例的图8的ecc引擎中的ecc解码器的示例。
19.图11是示出根据示例实施例的图5的半导体存储器装置中的ecc电路的另一示例的框图。
20.图12是示出根据示例实施例的图11中的存储部的示例的框图。
21.图13示出图4中的错误注入寄存器集中可存储的第二数据比特。
22.图14至图16示出根据示例实施例的错误注入寄存器集可表示的各种错误图案。
23.图17示出根据示例实施例的半导体存储器装置在错误注入测试模式下接收的命令序列。
24.图18至图20分别示出在图1的存储器系统中在存储器控制器和半导体存储器装置之间交换数据。
25.图21是示出根据示例实施例的半导体存储器装置的操作方法的流程图。
26.图22是示出根据示例实施例的半导体存储器装置的框图。
27.图23是示出根据示例实施例的包括层叠存储器装置的半导体封装件的示图。
具体实施方式
28.图1是示出根据示例实施例的存储器系统的框图。
29.参照图1，存储器系统20可包括存储器控制器100和半导体存储器装置(也称为存
储器装置)200。
30.存储器控制器100可控制存储器系统20的总体操作。存储器控制器100可控制外部主机与半导体存储器装置200之间的总体数据交换。例如，存储器控制器100可响应于来自主机的请求而将数据写入半导体存储器装置200中或从半导体存储器装置200读取数据。另外，存储器控制器100可向半导体存储器装置200发出操作命令以用于控制半导体存储器装置200。存储器控制器100可被称为外部装置。
31.在一些示例实施例中，半导体存储器装置200可以是包括动态存储器单元的存储器装置，诸如动态随机存取存储器(dram)、双倍数据速率4(ddr4)同步dram(sdram)或低功率ddr5(lpddr4)sdram。
32.存储器控制器100可向半导体存储器装置200发送命令cmd和地址(信号)addr，在正常模式下向半导体存储器装置200发送主数据md，并且在测试模式下向半导体存储器装置200发送包括至少一个错误比特的测试数据td并从半导体存储器装置200接收解码结果数据。
33.存储器控制器100可包括中央处理单元(cpu)110和错误日志寄存器160。
34.半导体存储器装置200可包括存储器单元阵列(mca)300(其存储主数据md和测试数据td)、纠错码(ecc)电路400和控制逻辑电路210。
35.控制逻辑电路210可控制对存储器单元阵列300的访问，并且可基于命令cmd和地址addr来控制ecc电路400。存储器单元阵列300可包括正常单元区域和奇偶校验单元区域。
36.在正常模式下，ecc电路400可从存储器控制器100接收伴随有第一命令的包括正常数据比特的主数据md，可对主数据执行ecc编码以生成奇偶校验数据，并且可将主数据md和奇偶校验数据分别存储在正常单元区域和奇偶校验单元区域中。
37.在测试模式下，ecc电路400可从存储器控制器100接收伴随有第二命令的包括至少一个错误比特的测试数据td，可将测试数据td分别存储在正常单元区域和奇偶校验单元区域之一中，并且可响应于读命令对主数据md和奇偶校验数据之一以及测试数据td执行ecc解码以向存储器控制器100提供解码结果数据drd。
38.存储器控制器100可将ecc电路400和存储器单元阵列300的与各种错误图案(error pattern)关联的错误信息记录在错误日志寄存器160中。
39.图2是示出根据示例实施例的图1的存储器系统中的存储器控制器的示例的框图。
40.参照图2，存储器控制器100可包括cpu 110、数据缓冲器120、测试数据生成器130、错误注入寄存器集140、错误日志寄存器160、复用器(mux)170、命令缓冲器(cmd缓冲器)180和地址缓冲器190。
41.cpu 110可从主机接收请求req和数据dta，并且将数据dta提供给数据缓冲器120。cpu 110可控制数据缓冲器120、测试数据生成器130、错误注入寄存器集140、复用器170、命令缓冲器180和地址缓冲器190。
42.数据缓冲器120可缓冲数据dta以将主数据md提供给测试数据生成器130和复用器170。错误注入寄存器集140可存储包括至少一个错误比特的错误比特集eb_bl，并且错误比特集eb_bl可与要提供给半导体存储器装置200的测试数据td关联。
43.测试数据生成器130可基于主数据md和错误比特集eb_bl来生成测试数据(集)td，并且可将测试数据td提供给复用器170。
44.复用器170可接收主数据md和测试数据td，响应于来自cpu 110的模式信号ms，可在正常模式下选择主数据md以将主数据md提供给半导体存储器装置200，并且可在测试模式下选择测试数据td以将测试数据td提供给半导体存储器装置200。
45.在cpu 110的控制下，命令缓冲器180可存储与请求req对应的命令cmd并且将命令cmd发送到半导体存储器装置200。
46.在cpu 110的控制下，地址缓冲器190可存储地址addr并且将地址addr发送到半导体存储器装置200。
47.图3示出根据示例实施例的图1的存储器系统中与多个突发长度对应的数据集。
48.参照图3，向/从半导体存储器装置200输入/输出与多个突发长度对应的数据集dq_bl。数据集dq_bl包括各自与多个突发长度中的每一个对应的数据段dq_bl_sg1至dq_bl_sgk，其中k是大于3的整数。与多个突发长度对应的数据集dq_bl可存储在半导体存储器装置200的存储器单元阵列300中。数据集dq_bl可包括主数据md和测试数据td。
49.图4示出根据示例实施例的图2的存储器控制器中的错误注入寄存器集、数据缓冲器和测试数据生成器。
50.参照图4，错误注入寄存器集140可包括寄存器写电路150和多个错误注入寄存器141至14k。
51.数据缓冲器120可包括多个数据输入寄存器121至12k。数据输入寄存器121至12k中的每一个可存储数据集dq_bl中与半导体存储器装置200的突发长度对应的第一单位的第一数据比特dq_bl_sg1至dq_bl_sgk中的对应一个。数据输入寄存器121至12k中的每一个可向测试数据生成器130提供数据集dq_bl中的第一单位的第一数据比特dq_bl_sg1至dq_bl_sgk中的对应一个。
52.错误注入寄存器141至14k中的每一个可存储与数据输入寄存器121至12k中的每一个对应并且与第一单位的第一数据比特dq_bl_sg1至dq_bl_sgk中的每一个对应的第二单位的第二数据比特eb_bl_sg1至eb_bl_sgk中的对应一个。第一单位的大小可与第二单位的大小相同。
53.寄存器写电路150可将存储在错误注入寄存器141至14k中的第二数据比特维持在默认电平(例如，第一逻辑电平，例如，逻辑低电平)，或者可基于cpu 110的控制将第二数据比特中的至少一个改变为第二逻辑电平。
54.测试数据生成器130可包括多个异或门131至13k。
55.多个或门131至13k可分别对第一单位的第一数据比特dq_bl_sg1至dq_bl_sgk和第二单位的第二数据比特eb_bl_sg1至eb_bl_sgk中的对应数据比特执行异或运算，以生成测试数据td_sg1至td_sgk。测试数据td_sg1至td_sgk可包括测试主数据或测试奇偶校验数据tprt。
56.图5是示出根据示例实施例的图1的存储器系统中的半导体存储器装置的示例的框图。
57.参照图5，半导体存储器装置200可包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、行地址复用器(ra mux)240、刷新计数器245、列地址锁存器(ca锁存器)250、行解码器260、列解码器270、读出放大器单元285、输入/输出(i/o)门控电路(i/o门控)290、数据i/o缓冲器295、存储器单元阵列300和ecc电路400。
58.存储器单元阵列300可包括第一存储体阵列310至第八存储体阵列380。行解码器260可包括分别耦接到第一存储体阵列310至第八存储体阵列380的第一行解码器260a至第八行解码器260h。列解码器270可包括分别耦接到第一存储体阵列310至第八存储体阵列380的第一列解码器270a至第八列解码器270h。读出放大器单元285可包括分别耦接到第一存储体阵列310至第八存储体阵列380的第一读出放大器285a至第八读出放大器285h。
59.第一存储体阵列310至第八存储体阵列380、第一行解码器260a至第八行解码器260h、第一列解码器270a至第八列解码器270h以及第一读出放大器285a至第八读出放大器285h可形成第一存储体至第八存储体。第一存储体阵列310至第八存储体阵列380中的每一个可包括形成在多条字线wl与多条位线btl的交点处的多个易失性存储器单元mc。
60.地址寄存器220可从存储器控制器100接收包括存储体地址bank_addr、行地址row_addr和列地址col_addr的地址addr。地址寄存器220可将接收的存储体地址bank_addr提供给存储体控制逻辑230，将接收的行地址row_addr提供给行地址复用器240，并且将接收的列地址col_addr提供给列地址锁存器250。
61.存储体控制逻辑230可响应于存储体地址bank_addr生成存储体控制信号。第一行解码器260a至第八行解码器260h中与存储体地址bank_addr对应的一个响应于存储体控制信号被激活，并且第一列解码器270a至第八列解码器270h中与存储体地址bank_addr对应的一个响应于存储体控制信号被激活。
62.行地址复用器240可从地址寄存器220接收行地址row_addr，并且从刷新计数器245接收刷新行地址ref_addr。行地址复用器240可选择性地输出行地址row_addr或刷新行地址ref_addr作为行地址ra。从行地址复用器240输出的行地址ra可被施加到第一行解码器260a至第八行解码器260h。刷新计数器245可在控制逻辑电路210的控制下顺序地输出刷新行地址ref_addr。当来自存储器控制器100的命令cmd对应于自动刷新命令或自刷新入口命令时，控制逻辑电路210可控制刷新计数器245顺序地输出刷新行地址ref_addr。
63.第一行解码器260a至第八行解码器260h中被激活的一个(由存储体控制逻辑230激活)可将从行地址复用器240输出的行地址ra解码，并且激活与行地址ra对应的字线。例如，激活的行解码器可将字线驱动电压施加到与行地址ra对应的字线。
64.列地址锁存器250可从地址寄存器220接收列地址col_addr，并且暂时存储接收的列地址col_addr。在一些示例实施例中，在突发模式下，列地址锁存器250可生成从接收的列地址col_addr递增的列地址。列地址锁存器250可将暂时存储或生成的列地址施加到第一列解码器270a至第八列解码器270h。
65.第一列解码器270a至第八列解码器270h中被激活的一个可通过i/o门控电路290激活与存储体地址bank_addr和列地址col_addr’或目标清理列地址tsca对应的读出放大器。
66.i/o门控电路290可包括用于对输入/输出数据进行门控的电路，并且还可包括输入数据掩码逻辑、用于存储从第一存储体阵列310至第八存储体阵列380输出的数据的读数据锁存器以及用于将数据写入第一存储体阵列310至第八存储体阵列380的写驱动器。
67.从第一存储体阵列310至第八存储体阵列380中的一个存储体阵列读取的码字可被耦接到数据将从其被读取的一个存储体阵列的读出放大器读出，并且可被存储在读数据锁存器中。存储在读数据锁存器中的码字可在ecc电路400对码字执行ecc解码之后经由数
据i/o缓冲器295被提供给存储器控制器100。
68.要写入第一存储体阵列310至第八存储体阵列380中的一个存储体阵列中的主数据md可从存储器控制器100被提供给数据i/o缓冲器295，可从数据i/o缓冲器295被提供给ecc电路400。ecc电路400可对主数据md执行ecc编码以生成奇偶校验数据。ecc电路400可将主数据md和奇偶校验数据提供给i/o门控电路290。i/o门控电路290可通过写驱动器将主数据md和奇偶校验数据写入一个存储体阵列中的目标页的子页中。
69.数据i/o缓冲器295可在半导体存储器装置200的正常模式的写操作中将主数据md从存储器控制器100提供给ecc电路400，并且可在半导体存储器装置200的测试模式的写操作中将包括至少一个错误比特的测试主数据tmd和包括至少一个错误比特的测试奇偶校验数据tprt之一从存储器控制器100提供给ecc电路400。
70.在正常模式的写操作中，ecc电路400可从存储器控制器100接收伴随有第一命令(包括正常数据比特)的主数据md，可对主数据md执行ecc编码以生成奇偶校验数据，并且可将主数据md和奇偶校验数据分别存储在目标存储体的正常单元区域和奇偶校验单元区域中。
71.在测试模式下，ecc电路400可从存储器控制器100接收测试主数据tmd(包括至少一个错误比特)和(伴随有第二命令的包括至少一个错误比特的)测试奇偶校验数据tprt之一，并且可将测试主数据tmd和测试奇偶校验数据tprt之一存储在目标存储体阵列的正常单元区域和奇偶校验单元区域之一中。可通过设定测试模式寄存器集来激活第二命令。
72.当测试模式指定第一子测试模式时，ecc电路400可将测试奇偶校验数据tprt存储在目标存储体阵列的奇偶校验单元区域中，可响应于读命令在读操作中读取存储在正常单元区域中的主数据md和奇偶校验单元区域中的测试奇偶校验数据tprt，可对主数据md和测试奇偶校验数据tprt执行ecc解码以生成解码结果数据drd，并且可通过数据i/o缓冲器295将解码结果数据drd提供给存储器控制器100。
73.当测试模式指定第二子测试模式时，ecc电路400可将测试主数据tmd存储在目标存储体阵列的正常单元区域中，可响应于读命令在读操作中读取存储在正常单元区域中的测试主数据tmd和奇偶校验单元区域中的奇偶校验数据，可对测试主数据tmd和奇偶校验数据执行ecc解码以生成解码结果数据drd，并且可通过数据i/o缓冲器295将解码结果数据drd提供给存储器控制器100。
74.控制逻辑电路210可控制半导体存储器装置200的操作。例如，控制逻辑电路210可生成用于半导体存储器装置200的控制信号以便执行写操作或读操作。控制逻辑电路210可包括：命令解码器211，其对从存储器控制器100接收的命令cmd进行解码；以及模式寄存器212，其设定半导体存储器装置200的操作模式。
75.命令解码器211可通过对写使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行解码来生成与命令cmd对应的控制信号。
76.控制逻辑电路210可生成用于控制i/o门控电路290的第一控制信号ctl1和用于控制ecc电路400的第二控制信号ctl2。
77.图6示出图5的半导体存储器装置中的第一存储体阵列的示例。
78.参照图6，第一存储体阵列310可包括多条字线wl1至wlm(m是大于2的自然数)、多条位线btl1至btln(n是大于2的自然数)以及设置在字线wl1至wlm与位线btl1至btln的交
点处的多个易失性存储器单元mc。存储器单元mc中的每一个可包括耦接到字线wl1至wlm中的每一条和位线btl1至btln中的每一条的单元晶体管，并且可包括耦接到单元晶体管的单元电容器。
79.图7是示出根据示例实施例的图5的半导体存储器装置中的ecc电路的示例的框图。
80.参照图7，ecc电路400a可包括ecc引擎410、解复用器471、复用器472和缓冲器电路490。
81.缓冲器电路490可包括缓冲器491、492、493和494。缓冲器491、492、493和494可由缓冲器控制信号bctl控制。
82.在正常模式下，解复用器471可接收主数据md，并且可响应于第一选择信号ss1将主数据md提供给ecc引擎410和缓冲器491。
83.在测试模式下，解复用器471可接收测试主数据tmd和测试奇偶校验数据tprt之一。
84.当在测试模式下解复用器471接收到测试奇偶校验数据tprt时，解复用器471可响应于第一选择信号ss1将测试奇偶校验数据tprt提供给复用器472。
85.当在测试模式下解复用器471接收到测试主数据tmd时，解复用器471可响应于第一选择信号ss1将测试主数据tmd提供给缓冲器电路490的缓冲器491。
86.ecc引擎410可在正常模式下对主数据md执行ecc编码以生成奇偶校验数据prt，并且将奇偶校验数据prt提供给复用器472。
87.复用器472可在正常模式下响应于第二选择信号ss2将奇偶校验数据prt提供给缓冲器电路490的缓冲器493，并且可在测试模式下当测试模式指定第一子测试模式时响应于第二选择信号ss2将测试奇偶校验数据tprt提供给缓冲器电路490的缓冲器493。
88.缓冲器电路490可耦接到图5中的i/o门控电路290。
89.缓冲器491可在正常模式下将主数据md提供给i/o门控电路290，并且在测试模式下当测试模式指定第一子测试模式时将测试奇偶校验数据tprt提供给i/o门控电路290。
90.缓冲器492可在测试模式的第一子测试模式下将主数据md从i/o门控电路290提供给ecc引擎410，并且在测试模式的第二子测试模式下将测试主数据tmd从i/o门控电路290提供给ecc引擎410。
91.缓冲器493可在第一子测试模式下将奇偶校验数据prt从复用器472提供给i/o门控电路290，并且在第二子测试模式下将测试奇偶校验数据tprt从复用器472提供给i/o门控电路290。
92.缓冲器494可在第一子测试模式下将测试奇偶校验数据tprt从i/o门控电路290提供给ecc引擎410，并且在第二子测试模式下将奇偶校验数据prt从i/o门控电路290提供给ecc引擎410。
93.在第一子测试模式下，ecc引擎410可对从正常单元区域读取的主数据md和从奇偶校验单元区域读取的测试奇偶校验数据tprt执行ecc解码以生成解码结果数据drd，并且可通过数据i/o缓冲器295将解码结果数据drd提供给存储器控制器100。
94.在第二子测试模式下，ecc引擎410可对从正常单元区域读取的测试主数据tmd和从奇偶校验单元区域读取的奇偶校验数据prt执行ecc解码以生成解码结果数据drd，并且
可通过数据i/o缓冲器295将解码结果数据drd提供给存储器控制器100。
95.由于在第一子测试模式下从奇偶校验单元区域读取的测试奇偶校验数据tprt包括至少一个错误比特并且在第二子测试模式下从正常单元区域读取的测试主数据tmd包括至少一个错误比特，所以解码结果数据drd可指示基于至少一个错误比特的ecc解码的结果。根据用户的选择，至少一个错误比特可包括单比特错误、双比特错误、符号错误和数据i/o焊盘错误之一。
96.在图7中，第一选择信号ss1、第二选择信号ss2和缓冲器控制信号bctl可包括在图5中的第二控制信号ctl2中。
97.图8是示出根据示例实施例的图7的ecc电路中的ecc引擎的示例的框图。
98.在图8中，为了说明方便一起示出第一存储体阵列310。第一存储体阵列310可包括正常单元区域nca和奇偶校验单元区域pca。
99.参照图8，ecc引擎410可包括ecc编码器420、ecc解码器440和(ecc)存储器430。ecc存储器430可存储ecc 435。
100.ecc编码器420可耦接到ecc存储器430，并且可生成与在正常模式下要存储在第一存储体阵列310的正常单元区域nca中的主数据md关联的奇偶校验数据prt。奇偶校验数据prt可存储在第一存储体阵列310的奇偶校验单元区域pca中。
101.在第一子测试模式下，测试奇偶校验数据tprt可存储在第一存储体阵列310的奇偶校验单元区域pca中。在第二子测试模式下，测试主数据tmd可存储在第一存储体阵列310的正常单元区域nca中。
102.ecc解码器440可耦接到ecc存储器430。ecc解码器440可在第一子测试模式下使用ecc 435对从第一存储体阵列310读取的主数据md和测试奇偶校验数据tprt执行ecc解码以生成解码结果数据drd。ecc解码器440可在第二子测试模式下使用ecc 435对从第一存储体阵列310读取的测试主数据tmd和奇偶校验数据prt执行ecc解码以生成解码结果数据drd。
103.图9示出根据示例实施例的图8的ecc引擎中的ecc编码器的示例。
104.参照图9，ecc编码器420可包括奇偶校验生成器425。奇偶校验生成器425可接收主数据md和基础比特bb，并且通过执行例如异或(xor)数组运算来生成奇偶校验数据prt。基础比特bb可以是用于针对主数据md生成奇偶校验数据prt的比特，并且可包括b’0000000。基础比特bb可包括其它特定比特，而非b’0000000。
105.图10示出根据示例实施例的图8的ecc引擎中的ecc解码器的示例。
106.参照图10，ecc解码器440可包括校正子生成电路450、错误定位器460和数据纠正器470。校正子生成电路450可包括校验比特生成器451和校正子生成器453。
107.校验比特生成器451可在第一子测试模式下通过执行异或数组运算基于主数据md来生成校验比特chb，并且在第二子测试模式下通过执行异或数组运算基于测试主数据tmd来生成校验比特chb。校正子生成器453可在第一子测试模式下通过比较测试奇偶校验数据tprt和校验比特chb的对应比特来生成校正子sdr，并且在第二子测试模式下通过比较奇偶校验数据prt和校验比特chb的对应比特来生成校正子sdr。
108.当校正子sdr的所有比特不为“0”时，错误定位器460可生成指示主数据md或测试主数据tmd中的错误比特的位置的错误位置信号eps以将错误位置信号eps提供给数据纠正器470。
109.数据纠正器470可在第一子测试模式下接收主数据md并且在第二子测试模式下接收测试主数据tmd，当主数据md或测试主数据tmd包括错误比特时基于错误位置信号eps纠正主数据md或测试主数据tmd中的错误比特，并且输出解码输出数据drd。
110.由于数据纠正器470基于ecc 435在ecc 435的纠错能力内纠正错误比特，所以当主数据md或测试主数据tmd包括超出ecc 435的纠错能力的错误比特时，数据纠正器470输出解码输出数据drd而不纠正错误比特。
111.因此，由于包括在测试奇偶校验数据tprt或测试主数据tmd中的有意错误比特，存储器控制器100可通过分析解码结果数据drd来确定ecc电路400的数据的错误图案。
112.图11是示出根据示例实施例的图5的半导体存储器装置中的ecc电路的另一示例的框图。
113.参照图11，ecc电路400b可包括ecc引擎410、解复用器471、复用器472、路径选择电路480、缓冲器电路490和存储部500。
114.图11的ecc电路400b与图7的ecc电路400a的不同之处在于，ecc电路400b还包括路径选择电路480和存储部500，并且将主数据md、奇偶校验数据prt、测试主数据tmd和测试奇偶校验数据tprt存储在存储器单元阵列300和存储部500之一。
115.路径选择电路480可包括解复用器481和482以及复用器483和484。
116.解复用器481可在正常模式下从解复用器471接收主数据md，并且在第二子测试模式下从解复用器471接收测试主数据tmd。响应于第三选择信号ss3，解复用器481可在第一存储模式下向缓冲器491提供主数据md或测试主数据tmd并且可在第二存储模式下向存储部500提供主数据md或测试主数据tmd。
117.解复用器482可在正常模式下从复用器472接收奇偶校验数据prt，并且在第二子测试模式下从复用器472接收测试奇偶校验数据tprt。响应于第三选择信号ss3，解复用器482可在第一存储模式下向缓冲器493提供奇偶校验数据prt或测试奇偶校验数据tprt并且可在第二存储模式下向存储部500提供奇偶校验数据prt或测试奇偶校验数据tprt。
118.存储部500可响应于控制信号sctl向路径选择电路480输出主数据md和测试奇偶校验数据tprt或者输出测试主数据tmd和奇偶校验数据prt。
119.复用器483可在第一存储模式下从缓冲器494接收主数据md或测试主数据tmd，并且在第二存储模式下从存储部500接收主数据md或测试主数据tmd。响应于第三选择信号ss3，复用器483可在第一子测试模式下将主数据md提供给ecc引擎410并且在第二子测试模式下将测试主数据tmd提供给ecc引擎410。
120.复用器484可在第一存储模式下从缓冲器492接收奇偶校验数据prt或测试奇偶校验数据tprt，并且在第二存储模式下从存储部500接收奇偶校验数据prt或测试奇偶校验数据tprt。响应于第三选择信号ss3，复用器484可在第一子测试模式下将测试奇偶校验数据tprt提供给ecc引擎410并且在第二子测试模式下将奇偶校验数据prt提供给ecc引擎410。
121.在第一子测试模式下，ecc引擎410可对从正常单元区域nca或存储部500读取的主数据md以及从奇偶校验单元区域pca或存储部500读取的测试奇偶校验数据tprt执行ecc解码以生成解码结果数据drd，并且可通过数据i/o缓冲器295将解码结果数据drd提供给存储器控制器100。
122.在第二子测试模式下，ecc引擎410可对从正常单元区域nca或存储部500读取的测
试主数据tmd以及从奇偶校验单元区域pca或存储部500读取的奇偶校验数据prt执行ecc解码以生成解码结果数据drd，并且可通过数据i/o缓冲器295将解码结果数据drd提供给存储器控制器100。
123.当主数据md、奇偶校验数据prt、测试主数据tmd和测试奇偶校验数据tprt被存储在存储器单元阵列300中时，解码结果数据drd可指示使用有意错误比特在存储器单元阵列300中生成的错误图案。
124.当主数据md、奇偶校验数据prt、测试主数据tmd和测试奇偶校验数据tprt被存储在存储部500中时，解码结果数据drd可指示使用有意错误比特在ecc引擎410中生成的错误图案。
125.在图11中，第一选择信号ss1、第二选择信号ss2、第三选择信号ss3、控制信号sctl和缓冲器控制信号bctl可包括在图5中的第二控制信号ctl2中。
126.图12是示出根据示例实施例的图11中的存储部的示例的框图。
127.参照图12，存储部500可包括第一区域510和第二区域520。
128.第一区域510可被称为正常区域，并且可在正常模式下存储主数据md。主数据md可在第一子测试模式下从第一区域510被读取，并且测试主数据tmd可在第二子测试模式下被存储在第一区域510中并从第一区域510被读取。
129.第二区域520可被称为奇偶校验区域，并且可在正常模式下存储奇偶校验数据prt。测试奇偶校验数据tprt可在第一子测试模式下被存储在第二区域520中并从第二区域520被读取，并且奇偶校验数据prt可在第二子测试模式下被存储在第二区域520中并从第二区域520被读取。
130.图13示出图4中的错误注入寄存器集中可存储的第二数据比特。
131.参照图13，具有作为默认逻辑电平的第一逻辑电平的第二数据比特v可被存储在错误注入寄存器集140中的错误注入寄存器141至14k中。寄存器写电路150可将第二数据比特v中的至少一个改变为第二逻辑电平，使得可向半导体存储器装置200提供表示各种错误图案的测试数据td_sg1至td_sgk。
132.存储器控制器100可分析解码结果数据drd的错误图案，并且可在错误日志寄存器160中记录与错误图案关联的错误信息。
133.图14至图16示出根据示例实施例的错误注入寄存器集可表示的各种错误图案。
134.图14示出单比特错误。
135.参照图14，第二数据比特eb_bl_sg1至eb_bl_sgk中的仅一个具有逻辑高电平。因此，图14的错误图案表示单比特错误。
136.图15示出双比特错误。
137.参照图15，第二数据比特eb_bl_sg1至eb_bl_sgk中的两个具有逻辑高电平。因此，图15的错误图案表示双比特错误。
138.图16示出与数据焊盘关联的错误图案。
139.参照图16，与第二数据比特eb_bl_sg1至eb_bl_sgk的数据i/o焊盘dq3关联的所有数据比特具有逻辑高电平。因此，图16的错误图案表示与数据i/o焊盘关联的错误图案。
140.另外，图13的错误注入寄存器集可表示各种错误图案，例如符号错误图案。
141.图17示出根据示例实施例的半导体存储器装置在错误注入测试模式下接收的命
令序列。
142.参照图5和图17，可响应于第一模式寄存器设定命令mrs1将模式寄存器212设定为错误注入测试进入模式。
143.可响应于激活命令act激活存储器单元阵列中的目标字线，可将伴随有第一写命令wr1(第一命令)的主数据md提供给ecc电路400，并且可生成奇偶校验数据prt并且可将主数据md和奇偶校验数据prt分别存储在耦接到目标字线的正常单元区域和奇偶校验单元区域中。
144.可将伴随有第二写命令wr2(第二命令)的包括至少一个错误比特的测试数据td提供给ecc电路400，并且可将测试数据td存储在耦接到目标字线的正常单元区域和奇偶校验单元区域之一中。
145.可响应于读命令rd读取主数据md和奇偶校验数据prt之一和测试数据td，并且ecc电路400可对主数据md和奇偶校验数据prt之一和测试数据td执行ecc解码以生成解码结果数据drd并将解码结果数据drd提供给存储器控制器100。
146.第一间隔int11期间的第一写命令wr1、第二写命令wr2和读命令rd指示对存储在目标字线的目标页中的码字执行错误注入测试。
147.第二间隔int12期间的第一写命令wr1、第二写命令wr2和读命令rd指示对存储在目标字线的目标页中的另一码字执行错误注入测试。
148.当对码字重复地执行错误注入测试并且对所有码字的错误注入测试完成时，可响应于预充电命令pre对目标字线进行预充电，并且可响应于第二模式寄存器设定命令mrs2将模式寄存器212设定为错误注入测试退出模式。
149.尽管可通过设定图17中的模式寄存器212来将半导体存储器装置200设定为错误注入测试模式，可通过设定测试模式寄存器集或指定的命令序列来执行半导体存储器装置200的错误注入测试模式。
150.图18至图20分别示出在图1的存储器系统中在存储器控制器与半导体存储器装置之间交换数据。
151.参照图18至图20，存储器单元阵列300的第一存储体阵列310可包括正常单元区域nca和奇偶校验单元区域pca。
152.在图18至图20中，假设在正常单元区域nca和奇偶校验单元区域pca中耦接到字线wlj的存储器单元中存储数据。
153.图18示出在正常模式下的图1的存储器系统。
154.参照图18，当在正常模式下从存储器控制器100提供伴随有第一命令(第一写命令)的主数据md时，ecc电路400a可对主数据md执行ecc编码以生成奇偶校验数据prt，并且可将主数据md和奇偶校验数据prt分别存储在第一存储体阵列310的正常单元区域nca和奇偶校验单元区域pca中。
155.图19示出当测试模式指定第一子测试模式时图1的存储器系统。
156.参照图19，当测试模式指定第一子测试模式时，存储器控制器100可向半导体存储器装置200发送包括至少一个错误比特的测试奇偶校验数据tprt，并且半导体存储器装置200可通过第一数据i/o焊盘接收测试奇偶校验数据tprt，其中，半导体存储器装置200通过第一数据i/o焊盘接收主数据md。ecc电路400a可将伴随有第二命令(第二写命令)的测试奇
偶校验数据tprt存储在奇偶校验单元区域pca中存储奇偶校验数据prt的存储器位置中。
157.ecc电路400a可响应于读命令分别从正常单元区域nca和奇偶校验单元区域pca读取主数据md和测试奇偶校验数据tprt，可对主数据md和测试奇偶校验数据tprt执行ecc解码以生成解码结果数据drd1，并且可通过第一数据i/o焊盘将解码结果数据drd1发送到存储器控制器100。
158.当奇偶校验数据包括错误比特时，存储器控制器100可基于解码结果数据drd1来分析ecc电路400a的代码，并且可向外部主机提供分析结果。
159.图20示出当测试模式指定第二子测试模式时图1的存储器系统。
160.参照图20，当测试模式指定第二子测试模式时，存储器控制器100可向半导体存储器装置200发送包括至少一个错误比特的测试主数据tmd，并且半导体存储器装置200可通过第一数据i/o焊盘接收测试主数据tmd，其中，半导体存储器装置200通过第一数据i/o焊盘接收主数据md。ecc电路400a可将伴随有第二命令(第二写命令)的测试主数据tmd存储在正常单元区域nca中存储主数据md的存储器位置中。
161.ecc电路400a可响应于读命令分别从正常单元区域nca和奇偶校验单元区域pca读取测试主数据tmd和奇偶校验数据prt，可对测试主数据tmd和奇偶校验数据prt执行ecc解码以生成解码结果数据drd2，并且可通过第一数据i/o焊盘将解码结果数据drd2发送到存储器控制器100。
162.当奇偶校验数据包括错误比特时，存储器控制器100可基于解码结果数据drd2来分析ecc电路400a的代码，并且可向外部主机提供分析结果。
163.图21是示出根据示例实施例的半导体存储器装置的操作方法的流程图。
164.参照图1以及图5至图21，在包括存储器单元阵列300(包括正常单元区域nca和奇偶校验单元区域pca)的半导体存储器装置200的操作方法中，半导体存储器装置200可从存储器控制器100接收伴随有第一命令的包括正常比特的主数据md。半导体存储器装置200中的ecc电路400可基于主数据md(通过对主数据md执行ecc编码)来生成奇偶校验数据prt(操作s110)。
165.ecc电路400a可将主数据md和奇偶校验数据prt分别存储在正常单元区域nca和奇偶校验单元区域pca中(操作s120)。
166.半导体存储器装置200中的控制逻辑电路210可确定测试模式指定第一子测试模式还是第二子测试模式(操作s130)。
167.当测试模式指定第一子测试模式时，半导体存储器装置200可通过第一数据i/o焊盘从存储器控制器100接收包括至少一个错误比特的测试奇偶校验数据tprt，其中，半导体存储器装置200通过第一数据i/o焊盘接收主数据md(操作s140)。
168.ecc电路400a可将测试奇偶校验数据tprt存储在奇偶校验单元区域pca中存储奇偶校验数据prt的存储器位置中(操作s 150)。
169.ecc电路400a可响应于读命令分别从正常单元区域nca和奇偶校验单元区域pca读取主数据md和测试奇偶校验数据tprt，并且可对主数据md和测试奇偶校验数据tprt执行ecc解码以将解码结果数据drd发送到存储器控制器100(操作s 160)。
170.当测试模式指定第二子测试模式时，半导体存储器装置200可通过第一数据i/o焊盘从存储器控制器100接收包括至少一个错误比特的测试主数据tmd，其中，半导体存储器
装置200通过第一数据i/o焊盘接收主数据md(操作s170)。
171.ecc电路400a可将测试主数据tmd存储在正常单元区域nca中存储主数据md的存储器位置中(操作s 180)。
172.ecc电路400a可响应于读命令分别从正常单元区域nca和奇偶校验单元区域pca读取测试主数据tmd和奇偶校验数据prt，并且可对测试主数据tmd和奇偶校验数据prt执行ecc解码以将解码结果数据drd发送到存储器控制器100(操作s 190)。
173.在根据示例实施例的半导体存储器装置和存储器系统中，存储器系统可在错误注入测试模式下将至少一个错误比特注入主数据或奇偶校验数据中，并且半导体存储器装置中的ecc电路可对注入至少一个错误比特的数据执行ecc解码以生成解码结果数据，并且将解码结果数据发送到存储器控制器。当在主数据或奇偶校验数据中实现各种错误图案时，存储器控制器可基于解码结果数据来分析半导体存储器装置中的ecc。
174.图22是示出根据示例实施例的半导体存储器装置的框图。
175.参照图22，半导体存储器装置600可包括以层叠芯片结构提供软错误分析和纠正功能的至少一个缓冲器管芯611和组管芯620。
176.组管芯620可包括层叠在至少一个缓冲器管芯611上的多个存储器管芯620-1至620-p，并且可通过多条硅通孔(tsv)线传送数据。
177.存储器管芯620-1至620-p中的每一个可包括单元核621(其包括正常单元区域和奇偶校验单元区域，并且存储数据)和单元核ecc电路622(其基于要发送到至少一个缓冲器管芯610的传输数据来生成传输奇偶校验比特(即，传输奇偶校验数据))。单元核ecc电路622可采用图7的ecc电路400a或图11的ecc电路400b。
178.在错误注入测试模式下，单元核ecc电路622可接收包括至少一个错误比特的主数据或奇偶校验数据，可在第一子测试模式下将测试奇偶校验数据存储在奇偶校验单元区域中，并且可在第二子测试模式下将测试主数据存储在正常单元区域中。
179.单元核ecc电路622可读取注入了错误比特的数据，可对主数据和奇偶校验数据(其中之一被注入了至少一个错误比特)执行ecc解码以生成解码结果数据，并且可将解码结果数据发送到存储器控制器100。当在主数据或奇偶校验数据中实现各种错误图案时，存储器控制器100可基于解码结果数据来分析半导体存储器装置600中的ecc。
180.至少一个缓冲器管芯610可包括通路ecc电路(via ecc circuit)612，通路ecc电路612在从通过tsv线接收的传输数据检测到传输错误时使用传输奇偶校验比特来纠正传输错误，并且生成纠错的数据。
181.半导体存储器装置600可以是通过tsv线传送数据和控制信号的层叠芯片型存储器装置或层叠存储器装置。tsv线也可称为“贯通电极”。
182.单元核ecc电路622可在传输数据被发送之前对从存储器管芯620-p输出的数据执行纠错。
183.传输数据处出现的传输错误可能是由于tsv线处发生的噪声。由于tsv线处发生的噪声所导致的数据失败可与由于存储器管芯的错误操作所导致的数据失败区分开，所以其可被视为软数据失败(或软错误)。软数据失败可能是由于传输路径上的传输失败而产生的，并且可通过ecc操作来检测和弥补。
184.形成在一个存储器管芯620-p处的数据tsv线组632可包括tsv线l1至lp，并且奇偶
校验tsv线组634可包括tsv线l10至lq。数据tsv线组632的tsv线l1至lp和奇偶校验tsv线组634的奇偶校验tsv线l10至lq可连接到存储器管芯620-1至620-p之间相应地形成的微凸块mcb。
185.存储器管芯620-1至620-p中的每一个可包括dram单元，各个dram单元包括至少一个存取晶体管和一个存储电容器。
186.半导体存储器装置600可具有三维(3d)芯片结构或2.5d芯片结构以通过数据总线b10与主机通信。缓冲器管芯611可通过数据总线b10与存储器控制器连接。
187.单元核ecc电路622可分别通过奇偶校验tsv线组634和数据tsv线组632输出传输奇偶校验数据以及传输数据。输出传输数据可以是由单元核ecc电路622纠错的数据。
188.通路ecc电路612可基于通过奇偶校验tsv线组634接收的传输奇偶校验数据来确定通过数据tsv线组632接收的传输数据处是否发生传输错误。当检测到传输错误时，通路ecc电路612可使用传输奇偶校验数据来纠正传输数据上的传输错误。当传输错误不可纠正时，通路ecc电路612可输出指示发生不可纠正的数据错误的信息。
189.当从高带宽存储器(hbm)或层叠存储器结构中读取的数据检测到错误时，该错误可以是在通过tsv发送数据时由于噪声而发生的错误。根据示例实施例，如图22所示，单元核ecc电路622可包括在存储器管芯中，并且通路ecc电路612可包括在缓冲器管芯610中。因此，可检测并纠正软数据失败。软数据失败可包括当通过tsv线发送数据时由于噪声而发生的传输错误。
190.图23是示出根据示例实施例的包括层叠存储器装置的半导体封装件的示图。
191.参照图23，半导体封装件900可包括一个或更多个层叠存储器装置910和图形处理单元(gpu)920。gpu 920可包括存储器控制器925。
192.层叠存储器装置910和gpu 920可安装在插置物930上，并且插置物可安装在封装件基板940上。封装件基板940可安装在焊球950上。存储器控制器925可采用图1中的存储器控制器100。
193.层叠存储器装置910中的每一个可以以各种形式实现，并且可以是多个层被层叠的高带宽存储器(hbm)形式的存储器装置。层叠存储器装置910中的每一个可包括缓冲器管芯和多个存储器管芯。存储器管芯中的每一个可包括存储器单元阵列和ecc电路。
194.多个层叠存储器装置910可安装在插置物930上，并且gpu 920可与多个层叠存储器装置910通信。例如，层叠存储器装置910和gpu 920中的每一个可包括物理区域，并且可通过物理区域在层叠存储器装置910和gpu 920之间执行通信。
195.综上所述，由于dram的制造设计规则不断缩小，dram中的存储器单元的比特错误可增加并且dram的产率可下降。
196.如上所述，在根据示例实施例的半导体存储器装置和存储器系统中，存储器系统可在错误注入测试模式下将至少一个错误比特注入主数据或奇偶校验数据中，半导体存储器装置中的ecc电路可对被注入了至少一个错误比特的数据执行ecc解码以生成解码结果数据，并且可将解码结果数据发送到存储器控制器。当在主数据或奇偶校验数据中实现各种错误图案时，存储器控制器可基于解码结果数据来分析半导体存储器装置中的ecc。
197.实施例可应用于使用采用ecc电路的半导体存储器装置的系统。例如，实施例可应用于使用半导体存储器装置作为工作存储器的系统，诸如智能电话、导航系统、笔记本计算
机、台式计算机和游戏机。
198.实施例可提供一种能够执行错误注入测试的半导体存储器装置。实施例可提供一种能够执行错误注入测试的存储器系统。
199.本文已公开了示例实施例，并且尽管采用了特定术语，它们仅在一般和描述性意义上使用和解释，而非为了限制。在一些情况下，对于本领域普通技术人员而言将显而易见的是，在提交本技术时，除非另外具体地指示，否则结合特定实施例描述的特征、特性和/或元素可单独地使用或与结合其它实施例描述的特征、特性和/或元素组合使用。因此，本领域技术人员将理解，在不脱离以下权利要求中阐述的本发明的精神和范围的情况下，可进行各种形式和细节上的改变。