专利名称：降低数据保持状态耗电量实现稳定动作的半导体存储装置的制作方法
技术领域：
本发明涉及半导体存储装置，更详细地说是涉及具有正常动作方式和自更新动作方式的半导体存储装置。
近年来，正在不断地开发着携带式计算机，对这类携带式计算机中使用的半导体存储装置，要求能执行由现有的硬盘完成的对文件数据等的数据保持并在该数据保持状态下以低耗电量动作。
这里，在半导体存储装置中，自更新动作状态通常相当于上述的数据保持状态。
另一方面，在携带式计算机中，为降低耗电量，例如，如图27A所示，开发着使数据保持状态(自更新方式)下的外部电源电压Ext.Vcc从写方式和读出方式时的约3.3V降低到约2.5V左右的技术。另外，如图27B、27C所示，通过产生使外部列地址选通信号Ext./CAS在外部行地址选通信号Ext./RAS之前激活的CBR时序，从写入方式切换到自更新方式，如图27D所示，信号/BBU被激活为低(L)电平。
但是，当为了减低耗电量而在数据保持状态下使内部电源电压Vcc降低时，如
图10的实线曲线所示，在电压Vc1以下，因衬底电压发生电路中消耗的电流Icc增大，所以，其结果是使衬底电压发生电路等的电力消耗增加。
另外，内部电源电压Vcc的降低，将使对存储单元的读/写动作很难稳定进行。
本发明的目的是提供一种能使数据保持状态(自更新方式)下的耗电量减低并能实现稳定动作的半导体存储装置。
按照本发明第1方面的半导体存储装置，备有衬底；存储单元阵列，在衬底上形成，并包含用于存储数据的多个存储单元；存储单元选择电路，在衬底上形成，从多个存储单元中选择至少一个的作为数据写入或读出对象的多个存储单元；及衬底电压生成电路，在衬底上形成，当内部电源电压大于规定值时，生成第1衬底电压并供给衬底，而当内部电源电压小于规定值时，生成绝对值小于第1衬底电压的第2衬底电压并供给衬底。
按照本发明另一方面的半导体存储装置，具有正常动作方式和自更新动作方式，它备有多条字线；与多条字线正交的多个位线对；与多条字线和多个位线对的各个交点对应配置的多个存储单元；位线预充电电路，对多个位线对的各位线对供给位线等效电压；位线等效电压生成电路，用于生成位线等效电压；及方式切换电路，响应外部控制信号，在正常动作方式与上述自更新动作方式之间进行切换；位线等效电压生成电路包含电阻分压电路，用于在自更新动作方式下用电阻将内部电源电压分压为二分之一，以生成位线等效电压。
按照本发明又一方面的半导体存储装置，具有正常动作方式和自更新动作方式，它备有多条字线；与多条字线正交的多条位线；与多条字线和多条位线的交点分别对应配置的多个存储单元；方式切换电路，响应外部控制信号，在正常动作方式与自更新动作方式之间进行切换；及字线选择电路，当由方式切换电路切换到自更新动作方式时，从多条字线中同时选择的字线的条数少于在正常动作方式下同时选择的字线条数。
因此，本发明的优点在于，在数据保持状态下能可靠地实现耗电量的降低。
本发明的优点还在于，能够提高已实现了耗电量降低的自更新动作的稳定性。
本发明的另一优点在于，在自更新动作方式下能实现耗电量的进一步降低。
图1是表示本发明实施形态1的半导体存储装置总体结构的框图。
图2是表示图1所示控制电路所包含的电路的结构的框图。
图3A～3H是用于说明图2所示电路的动作的时间图。
图4是表示图1所示VBB发生电路的结构的电路图。
图5是用于说明图4所示VBB发生电路在正常动作方式下的动作的曲线图。
图6是用于说明图4所示VBB发生电路在正常动作方式下的动作的曲线图。
图7是用于说明图4所示VBB发生电路在自更新动作方式下的动作的曲线图。
图8是用于说明图4所示VBB发生电路在自更新动作方式下的动作的曲线图。
图9是表示内部电源电压与衬底电压的关系的曲线图。
图10是表示内部电源电压与在VBB发生电路中消耗的电流的关系的曲线图。
图11是表示图1所示/BBUL信号生成电路结构的图。
图12是表示图11所示电压电平检测电路具体结构的电路图。
图13是表示内部电源电压与图12所示节点n83的电位的关系的曲线图。
图14是表示内部电源电压与图12所示节点n11的电位的关系的曲线图。
图15A～15D是用于说明图11所示/BBUL信号生成电路的动作的时间图。
图16是表示图1所示VBL发生电路的具体结构的电路图。
图17是用于说明4K更新动作的图。
图18是表示图17所示存储单元阵列的数据块结构的图。
图19是用于说明2K动作的图。
图20A～20D是用于说明2K动作的时间图。
图21A～21D是用于说明4K更新动作的时间图。
图22是表示图1所示4KE信号生成电路结构的图。
图23A～23D是用于说明图22所示4KE信号生成电路的动作的时间图。
图24是表示图1所示行译码器具体结构的图。
图25是表示在本发明实施形态2的半导体存储装置中所备有的VBB发生电路的结构的电路图。
图26是表示在本发明实施形态3的半导体存储装置中所备有的VBB发生电路中包含的VBB3发生电路的结构的电路图。
图27A～27D是用于说明现有的半导体存储装置的动作的时间图。
以下，参照附图详细说明本发明的实施形态。而同一符号表示同一部分或相当的部分。图1是表示本发明实施形态1的半导体存储装置总体结构的图。如图1所示，该半导体存储装置具有正常动作方式和自更新动作方式，它备有衬底200；存储单元阵列208，在衬底200上形成，并包含用于存储数据的多个存储单元；行译码器207，用于选择与从上述多个存储单元中作为数据写入或读出对象的存储单元连接的字线；4KE信号生成电路220，与控制电路202连接，用于将4KE信号供给行译码器207；列译码器210，用于选择与上述作为数据写入或读出对象的存储单元连接的位线；I/O门·读出放大器209，用于对存储单元阵列208进行数据的输入输出，并将所读出的数据放大；地址电路203，分别将内部行地址供给行译码器207、将内部列地址供给列译码器210；RAS缓冲器215，用于缓冲外部行地址选通信号Ext./RAS，并生成行地址选通信号/RAS；CAS缓冲器216，用于缓冲外部列地址选通信号Ext./CAS，并生成列地址选通信号/CAS；WE缓冲器217，用于缓冲外部允许写入信号Ext./WE，并生成允许写入信号/WE；OE缓冲器218，用于缓冲外部允许输出信号Ext./OE，并生成允许输出信号/OE；控制电路202，接受行地址选通信号/RAS、列地址选通信号/CAS、允许写入信号/WE、允许输出信号/OE，控制内部的各种电路，同时在正常动作方式与自更新动作方式之间进行方式切换；更新地址发生电路221，与控制电路202连接，在自更新动作方式时产生更新地址RA11，并供给地址电路203；降压电路(VDC)201，与控制电路202连接，同时，接受外部电源电压Ext.VCC和电压VSS，并输出降压后的内部电源电压VCC；衬底电压(VBB)发生电路204，与VDC201及/BBUL信号生成电路219连接，在正常动作方式下，生成衬底电压VBB1并供给衬底200，而在自更新动作方式下，生成绝对值小于衬底电压VBB1的衬底电压VBB2并供给衬底200；位线等效电压(VBL)发生电路205，与VDC201及控制电路202连接，用于生成供给存储单元阵列208内所包含的各位线对BLn、/BLn的位线等效电压VBL；/BBUL信号生成电路219，与控制电路202连接，用于生成信号/BBUL信号并供给VBB发生电路204和VBL发生电路205；升压电压(VPP)发生电路206，与VDC201及控制电路202连接，用于将内部电源电压VCC升压，并生成升压电压VPP；及输入输出电路211～214，由控制电路202控制，用于将数据DQ1～DQ4在与I/O门·读出放大器209之间进行输入输出。此外，图中虽未示出，但该半导体存储装置还备有VBL发生电路205具有相同电路结构的单元板压(セルプ一ト)发生电路。
图2是表示图1所示控制电路202内所包含的用于生成自更新动作控制信号/REFS、自更新进入控制信号/BBU及基准信号φREF的电路300的结构的框图。如图2所示，电路300包含与RAS缓冲器215及CAS缓冲器216连接的CBR更新时序检测电路301、与CBR更新时序检测电路301连接的自更新进入控制电路302、与自更新进入控制电路302连接的振荡电路303、及与振荡电路303连接的自更新控制电路304。
以下，参照图3A～3H所示的时间图，说明该电路300的动作。
图3A所示的外部行地址选通信号Ext./RAS经由RAS缓冲器215缓冲后，延迟并生成图3C所示的行地址选通信号/RAS，图3B所示的外部列地址选通信号Ext./CAS经由CAS缓冲器216缓冲后，延迟并生成图3D所示的列地址选通信号/CAS。
于是，如图3C～3E所示，当列地址选通信号/CAS在行地址选通信号/RAS之前被激活时，CBR更新时序检测电路301，检测CBR(Cas在Ras之前)更新时序，并输出被激活后的CBR更新控制信号/REFA。自更新进入控制电路302，接受来自CBR更新时序检测电路301的已被激活的CBR更新控制信号/REFA，如图3F所示，产生被激活后的自更新进入控制信号/BBU。振荡电路303，如图3G所示，接受来自自更新进入控制电路302的自更新进入控制信号/BBU，并产生自更新动作的基准信号φREF。接着，如图3H所示，自更新控制电路304，响应基准信号φREF而输出自更新动作控制信号/REFS。另外，如图3A、3F、3H所示，从外部行地址选通信号Ext./RAS被激活为低(L)电平而将从自更新动作控制信号/REFS激活起到自更新进入控制信号/BBU被激活为L电平的时间为50μs～100μs，自更新动作控制信号/REFS的1个周期为10μs～200μs。
图4是表示图1所示VBB发生电路204的结构的电路图。
如图4所示，VBB发生电路204包含VBB电平检测电路501，接受由/BBUL信号生成电路219生成的信号/BBUL，输出VBB电平检测信号φ501；VBB1激励电路502，接收VBB电平检测信号φ501，输出衬底电压VBB1；VBB电平检测电路503，接受信号/BBUL，输出VBB电平检测信号φ503；及VBB2激励电路504，接受VBB电平检测信号φ503，输出绝对值小于衬底电压VBB1的衬底电压VBB2。
另外，为防止产生击穿电流，VBB电平检测电路503内所包含的反相器INV最好是采用时钟控制式CMOS电路。
图5～图8是用于说明图4所示VBB发生电路204的动作的图，具体地说，图5和图6是用于说明正常动作方式下的动作、图7和图8是用于说明自更新动作方式下的动作的图。
在正常动作方式时，由于信号/BBU为高(H)电平的非激活状态，所以图4所示的VBB电平检测电路503为非激活状态，如图6所示，总是从VBB电平检测电路503输出L电平的VBB电平检测信号φ503，而与基准电压的绝对值无关。
另一方面，当VBB电平检测电路501被激活、且衬底电压的绝对值比由N沟道MOS晶体管NT1、NT2的阈值决定的电压VB1小(浅)时，如图5所示，VBB电平检测信号φ501被激活为H电平，而当衬底电压的绝对值比电压VB1大(深)时，如图5所示，VBB电平检测信号φ501变为非激活状态的L电平。因此，在正常动作方式下，仅当衬底电压的绝对值小于VB1时，才能将VBB1激励电路502激活，并生成衬底电压VBB1。
与此不同，在自更新动作方式时，由于信号/BBU被激活为L电平，所以图4所示的VBB电平检测电路501为非激活状态，如图7所示，总是从VBB电平检测电路501输出L电平的VBB电平检测信号φ501，而与基准电压的绝对值无关。
另一方面，当VBB电平检测电路503被激活、且衬底电压的绝对值比由N沟道MOS晶体管NT3的阈值决定的电压VB2(＜VB1)小(浅)时，如图8所示，VBB电平检测信号φ503被激活为H电平，而当衬底电压的绝对值比VB2大(深)时，如图8所示，VBB电平检测信号φ503变为非激活状态的L电平。因此，在自更新动作方式下，VDC201可以向内部电路供给将所供给的外部电源电压Ext.VCC进一步降压后的内部电源电压VCC，同时，可以减小在VBB发生电路204中消耗的电流ICC。
图9、图10是表示与外部电源电压降压后的内部电源电压VCC对应的VBB发生电路204动作特性的图，图9是表示内部电源电压VCC与衬底电压VBB的关系的曲线，图10是表示供给VBB发生电路204的内部电源电压VCC与在VBB发生电路204中消耗的电流ICC的关系的曲线。
如图9、图10所示，例如，内部电源电压VCC的大小为VC1时，衬底电压为电压VB1，在VBB发生电路204中消耗的电流ICC，由图10的实线示出。但是，这里，在使衬底电压VBB为绝对值小于电压VB1的电压VB2的情况下，如图9所示，可以将对应的内部电源电压VCC降低到VC2，在这种情况下，如图10所示，由于在VBB发生电路204中消耗的电流ICC如单点划线所示，所以，即使将内部电源电压VCC从VC1降低到VC2，VBB发生电路204的耗电量也不会上升。
这样一来，在自更新动作方式时，在使衬底电压VBB较浅的情况下，可以实现使耗电量进一步降低的低电压动作。
另外，在自更新动作方式时，通过使衬底电压VBB较浅，可以减小在存储节点与衬底200之间的pn结漏泄电流，因而可以延长更新时间(即可以延长更新周期)，并能进一步降低电力消耗。
图11是表示图1所示/BBUL信号生成电路219的结构的图。如图11所示，/BBUL信号生成电路219备有电压电平检测电路81、电压电平检测电路81的输出节点n11、输入从电压电平检测电路81输出的信号和从控制电路202输出的自更新进入控制信号/BBU的NOR电路84及与NOR电路84连接的反相器85。
图12是表示图11所示电压电平检测电路81的具体结构的电路图。如图12所示，电压电平检测电路81包含内部电源电压节点n82、节点n83、连接在内部电源电压节点n82与节点n83之间的电阻元件R6、接地节点n81、连接在节点n83与接地节点n81之间且其栅极与节点n83连接的N沟道MOS晶体管NT7及连接于节点n83的反相器83。
图13是表示内部电源电压VCC与节点n83的电位的关系的曲线图。在图13中，虚线2表示内部电源电压VCC与节点n83的电位成正比例关系，虚线4表示与内部电源电压VCC对应的反相器83的阈值。如图13的曲线5所示，当内部电源电压VCC在大约0.8V以下时，节点n83的电位与内部电源电压VCC成正比，但随着内部电源电压VCC的增大，N沟道MOS晶体管NT7以模拟的形式导通，所以，相对于内部电源电压VCC的变化，节点n83的电位增加的比率减小。
图14是表示内部电源电压VCC与节点n11的电位的关系的曲线图。在图14中，VCV表示与图13中曲线5与虚线4的交点对应的内部电源电压VCC的幅值。这里，如图14所示，在内部电源电压VCC的幅值从0V到电压VCV之间，由于节点n83的电位即反相器83的输入电压大于以虚线4给出的反相器83的阈值，所以反相器83的输出电压、即节点n11的电位变为L电平(0V)。而当内部电源电压VCC大于电压VCV时，如图13所示，节点n83的电位小于反相器83的阈值，所以，节点n11的电位变为高电平(与内部电源电压VCC成正比)。
图15A～15D是用于说明图11所示/BBUL信号生成电路219的的动作的时间图。如图15B所示，进入自更新动作方式，并将自更新进入控制信号/BBU激活为L电平，且如图15A所示，当内部电源电压VCC降低到规定的电压以下时，根据以上的说明，节点n11的电位，如图15C所示，从H电平变为L电平。因此，如图15D所示，从反相器85输出的信号/BBUL从H电平变为L电平。同样，内部电源电压VCC在规定电压以上时，从反相器85输出的信号/BBUL，如图15D所示，从L电平变为H电平。
图16是表示图1所示VBL发生电路205的结构的电路图。另外，如图18所示，在对位线对BLn、/BLn进行预充电时，供给由该VBL发生电路205产生的位线等效电压VBL(关于图18，将在后文中详细说明)。如图16所示，VBL发生电路205备有电路800，当在自更新动作方式下内部电源电压VCC高于规定值时、即信号/BBUL为H电平的非激活状态时，从节点n2输出幅值约为VCC/2的电压作为位线等效电压VBL；及电路801，在自更新动作方式时从节点20输出用电阻分压后的幅值约为VCC/2的电压作为位线等效电压VBL。
这里，电路801包含内部电源电压节点n82、在内部电源电压节点n82与节点20之间彼此串联连接的P沟道MOS晶体管PT1和电阻元件R、接地节点n81、在接地节点n81与节点20之间彼此串联连接的电阻元件R和N沟道MOS晶体管NT8、及与N沟道MOS晶体管NT8的栅极连接的反相器6，对P沟道MOS晶体管PT1的栅极和反相器6供给自更新进入控制信号/BBU。
另外，电路800包含反相器8、10、12、14；传输门16、18；电阻元件R1、R2；节点n2；内部电源电压节点n82；接地节点n81；N沟道MOS晶体管NT9～NT14；及P沟道MOS晶体管PT2～PT8。
按照该VBL发生电路205，由于除电路800外还备有电路801，所以，如假定N沟道MOS晶体管NT9的阈值为Vthn、P沟道MOS晶体管PT3的阈值为Vthp，则可以消除为降低耗电量而在自更新动作方式下使内部电源电压VCC的幅值小于电压(Vthn+|Vthp|)时的动作不稳定性，因而能实现稳定的降低耗电量的动作(产生位线等效电压VBL)。
图17是表示图1所示行译码器207、列译码器210及存储单元阵列208的结构的图。如图17所示，存储单元阵列208被分割为数据块B0～B15，同时配有字线WL0～WL4095共4096条，即，如图19所示，在数据块B0～B7内配置字线WL0～WL2047共2048条，在数据块B8～B15内配置字线WL0～WL2047共2048条。
图18是具体地表示图17、图19所示数据块B0的结构的电路图。如图18所示，数据块B0包含256条字线WL0～WL255；与字线WL0～WL255正交的1024对位线对BLn、/BLn(n=0～1023)；与字线WL0～WL255及位线BLn(n=0～1023)相连接、并配置在字线WL0～WL255和位线BLn(n=0～1023)的交点上的多个存储单元18；与各个位线对BLn、/BLn(n=0～1023)一对一连接的第n(n=0～1023)读出放大器(S.A)19～24；及连接于位线对BLn、/BLn(n=0～1023)的位线预充电电路25。这里，位线预充电电路25，当接受被激活为H电平的位线预充电信号BLPC时，因位线预充电电路25内所包含的N沟道MOS晶体管导通，所以向位线对BLn、/BLn(n=0～1023)供给位线等效电压VBL。
以下，用图17和图19说明自更新动作方式下的2K更新动作及4K更新动作。图19是用于说明2K更新动作的概念的图。图中，RAn(n=8～10)分别表示外部地址Ext.An(n=8～10)经由地址电路203缓冲后生成的内部地址(以下相同)。
如图19所示，所谓2K更新动作，指的是在2个B0～B15数据块内同时分别各选择字线WL0～WL255中的一条的动作，例如，在图19中，当内部地址为(RA8、RA9、RA10)=(0、0、0)时，在以阴影线表示的数据块B0、B8内同时分别各选择一条字线。
另一方面，图17用于说明4K更新动作的概念的图。如图17所示，在4K更新动作方式下，地址电路203接受由图1所示的更新地址发生电路221生成的内部地址RA11，并供给行译码器207，但当供给行译码器207的内部地址例如为(RA8、RA9、RA10、RA11)=(0、0、0、0)时，只选择以阴影线表示的数据块B0(内的任何一条字线WL0～WL255)。即，4K更新动作同时选择的字线WL0～WL4095的条数比2K更新动作少。而在正常动作方式下，则进行与上述2K更新动作相同的动作。
图20A～20D、图21A～21D是分别用于说明2K更新动作、4K更新动作的电源电流的图。
在2K更新动作方式下，如图20A所示，将字线WL0～WL4095中的任意2条同时激活，并当如图20B所示将数据从对应的存储单元18向位线对BLn、/BLn(n=0～1023)读出时，由于有1024×2个读出放大器(S.A)被激活，所以，如图20C所示，所消耗的电流ICC增加，并且，如图20D所示，内部电源电压VCC减小。
另一方面，在4K更新动作方式下，如图21A～21D所示，同样将任意的字线WL0～WL255激活，并当将数据从对应的存储单元18向位线对BLn、/BLn(n=0～1023)读出时，所消耗的电流ICC及内部电源电压VCC，按图21C、21D变化，与在2K更新动作方式下同时选择字线WL0～WL255中的任意2条不同，在4K更新动作方式下，同时选择字线WL0～WL255中的任意1条，所以，仅限于将图18所示的1024个读出放大器(S.A)激活，因此，图21C所示的电流ICC的幅值要小于图20C所示的电流ICC。此外，图21D所示的内部电源电压VCC的减小也比图20D所示的内部电源电压VCC的减小幅度小。
因此，本实施形态1的半导体存储装置，如图1所示，由于仅从外部供给外部地址Ext.A0～Ext.A10，所以，在自更新动作方式下通常进行2K更新动作，但是该半导体存储装置还备有更新地址发生电路221，并且在自更新动作方式下为进一步降低耗电量还进行4K更新动作。更新地址发生电路221还从控制电路202输入起着用于生成作为更新地址的内部地址RA11的触发作用的自更新进入控制信号/BBU及用于使更新地址递增(递减)的基准信号φREF。
图22是表示图1所示4KE信号生成电路220的结构的图。
如图22所示，4KE信号生成电路220备有电压电平检测电路81、节点n11、输入从电压电平检测电路81输出的信号及自更新进入控制信号/BBU的NOR电路84、与NOR电路84连接的反相器85及与反相器85连接的反相器86。电压电平检测电路81的具体结构示于图12。
图23A～23D是用于说明4KE信号生成电路220的动作的时间图。如图23B所示，进入自更新动作方式，并将自更新进入控制信号/BBU激活为L电平，且如图23A、23C所示，当内部电源电压VCC降低到规定的电压以下时，从电压电平检测电路输出L电平的信号，并如图23D所示，输出H电平的信号4KE。
图24是表示图1所示行译码器207的具体结构的图。如图24所示，行译码器207备有16个RBSn信号发生电路30、及与各个RBSn信号发生电路30一对一对应连接的子行译码器31。而在各个子行译码器31中，与字线WL0～WL255对应地设有256个输入1位信号RBSn(n=0～15)与8位内部地址RAn(n=0～7)合计9位信号的NAND电路。
行译码器207中的2K动作(包括正常动作方式的读/写动作和自更新动作方式下的2K更新动作)及4K动作(相当于自更新动作方式下的4K更新动作)，由下表说明。
如上述表1所示，当信号4KE为L电平的非激活状态时，进行2K动作，例如，如从外部输入外部地址(Ext.A8、Ext.A9、Ext.A10)=(L、L、L)，则仅RBS0、RBS8同时变为H电平，对应的各子行译码器31按照输入到子行译码器31的内部地址RAn(n=0～7)选择字线WL0～WL255中的任意1条。
另一方面，在自更新动作方式下，且当内部电源电压VCC降低到规定值以下时，从4KE信号生成电路220向行译码器207供给被激活为H电平的信号4KE，进行4K动作。这时，例如，如表1所示，从外部供给外部地址(Ext.A8、Ext.A9、Ext.A10)=(L、L、L)，且当从更新地址发生电路221通过地址电路203供给内部地址RA11(=L)时，仅信号RBS0被激活为H电平，仅对应的1个子行译码器31按照所输入的内部地址RAn(n=0～7)选择字线WL0～WL255中的任意1条。
通过在自更新动作方式下进行如上所述的4K动作，可以进一步减低数据保持状态的电力消耗。本实施形态2的半导体存储装置，具有与上述实施例1的半导体存储装置相同的结构，但将图1所示的VBB发生电路204置换为图25所示的电路。
如图25所示，在本实施形态2的半导体存储装置中所包含的VBB发生电路204，备有内部电源电压电平检测电路701、与内部电源电压电平检测电路701连接的第1VBB电平检测电路702、与内部电源电压电平检测电路701连接的第2VBB电平检测电路704、与第1VBB电平检测电路702连接的第1VBB激励电路703、与第2VBB电平检测电路704连接的第2VBB激励电路703。
这里，内部电源电压电平检测电路701包含内部电源电压节点n82、节点n70、连接在节点n70与内部电源电压节点n82之间的电阻元件R5、接地节点n81、在节点n70与接地节点n81之间彼此串联连接且分别将其栅极与漏极连接的N沟道MOS晶体管NT4～NT6、及连接于节点n70的反相器40。
另外，第1VBB电平检测电路702包含反相器41～43、内部电源电压节点n82、接地节点81、N沟道MOS晶体管NT20和NT21及P沟道MOS晶体管PT20。
第2VBB电平检测电路704包含反相器44和45、内部电源电压节点n82、接地节点81、N沟道MOS晶体管NT22及P沟道MOS晶体管PT21。
此外，第1和第2VBB激励电路703都包含接地节点n81、NAND电路46、反相器47～50、电容器51及P沟道MOS晶体管PT22和PT23。
以下，说明本实施形态2的VBB发生电路204的动作。当内部电源电压VCC低时，内部电源电压电平检测电路701的输出、即反相器40的输出变为L电平，所以，P沟道MOS晶体管PT21导通，并将第2VBB电平检测电路704激活。另一方面，当内部电源电压VCC变高时，N沟道MOS晶体管NT4～NT6以模拟的形式依次导通，所以，内部电源电压电平检测电路701的输出、即反相器40的输出变为H电平。因此，这时，因P沟道MOS晶体管PT20导通，所以将第1VBB电平检测电路702激活。
即，当内部电源电压VCC低时，将衬底电压(VBB)的电平设定得较浅，而当内部电源电压VCC高时，将VBB的电平设定得较深，从而可以在很宽的范围内使VBB发生电路204稳定动作。
另外，实施形态1的VBB发生电路204，根据动作方式使VBB的电平改变，但与实施形态1不同，本实施形态2的VBB发生电路204，是根据内部电源电压VCC本身的大小改变VBB的电平，而与动作方式无关。
因此，本实施形态2的VBB发生电路204，不管是什么动作方式，当内部电源电压VCC本身降低到规定值以下时，就开始使VBB的电平变得较浅，因此，具有能够防止因噪声而切换到自更新动作方式等情况时引起的VBB发生电路204误动作的效果。本实施形态3的半导体存储装置，具有与上述实施例1的半导体存储装置相同的结构，但不同之处在于，将图1所示VBB发生电路204所包含的图4所示的VBB2发生电路505置换为图26所示的VBB3发生电路506。
如图26所示，VBB3发生电路506包含VBB电平检测电路503、接受从VBB电平检测电路503输出的VBB电平检测信号φ503而振荡的振荡电路600、与振荡电路600连接并将所输入的信号振幅从内部电源电压VCC变换为升压电压VPP的电平变换电路601、电平变换电路601的输出节点n601、与电平变换电路601连接的电容器60、及P沟道MOS晶体管PT30和PT31。
这里，电平变换电路601包含供给升压电压VPP的节点n84、接地接点n81、反相器52和53、N沟道MOS晶体管NT30和NT31、及P沟道MOS晶体管PT32和PT33。
在该VBB3发生电路506中，因输出节点n601的振幅变为升压电压VPP，所以，如假定P沟道MOS晶体管PT30、PT31的阈值电压为Vthpt，则理论上的衬底电压VBB3的绝对值为电压(VPP-2|Vthpt|)。
因此，按照本实施形态3的半导体存储装置，通过对VBB发生电路204所包含的VBB3发生电路506使用升压电压VPP，可以使在低的内部电源电压VCC下的衬底电压的电平足够深，所以能以足够的容限生成对低功率自更新动作方式最佳的衬底电压VBB。
另外，在上述实施形态1～3的半导体存储装置中，由于内部电源电压VCC也可以由外部的控制器进行调整，所以即使不安装降压电路201，也可以按同样的方式动作。
权利要求
1．一种半导体存储装置，备有衬底(200)；存储单元阵列(208)，在上述衬底上形成，包含用于存储数据的多个存储单元；存储单元选择装置(207、210)，在上述衬底上形成，从上述多个存储单元中选择作为数据上述写入或读出对象的上述多个存储单元中的至少一个；及衬底电压生成装置(204)，在上述衬底上形成，当内部电源电压(VCC)大于规定值时，生成第1衬底电压并供给上述衬底，而当上述内部电源电压(VCC)小于上述规定值时，生成绝对值小于上述第1衬底电压的第2衬底电压并供给上述衬底。
2．根据权利要求1所述的半导体存储装置，其特征在于上述衬底电压生成装置(204)包含比较装置(701)，用于将上述内部电源电压(VCC)的幅值与上述规定值进行比较；第1衬底电压生成装置(702、703)，当由上述比较装置判定上述内部电源电压(VCC)大于上述规定值时被激活，并生成上述第1衬底电压；第2衬底电压生成装置(703、704)，当由上述比较装置判定上述内部电源电压(VCC)小于上述规定值时被激活，并生成上述第2衬底电压。
3．根据权利要求2所述的半导体存储装置，其特征在于上述比较装置(701)包含内部电源电压节点(n82)、比较结果输出节点(n70)、连接在上述内部电源电压节点与上述比较结果输出节点之间的电阻(R5)、接地节点(n81)、及连接在上述比较结果输出节点与上述接地节点之间且将其栅极与漏极连接的至少一个N沟道MOS晶体管(NT4～NT6)。
4．根据权利要求1所述的半导体存储装置，具有正常动作方式和自更新动作方式，其特征在于，还备有方式切换装置(202)，在上述衬底上形成，响应外部控制信号(Ext./RAS、Ext./CAS)，在上述正常动作方式与上述自更新动作方式之间进行切换；及内部电源电压供给装置(201)，当由上述方式切换装置切换到上述自更新动作方式时，使上述内部电源电压(VCC)的幅值小于上述正常动作方式下的值。
5．一种半导体存储装置，具有正常动作方式和自更新动作方式，它备有多条字线(WLn)；与上述多条字线正交的多个位线对(BLn、/BLn)；与上述多条字线和上述多个位线对的各个交点对应配置的多个存储单元(18)；位线预充电装置(25)，对上述多个位线对的各位线对供给位线等效电压VBL；位线等效电压生成装置(205)，用于生成上述位线等效电压VBL；及方式切换装置(202)，响应外部控制信号(Ext./RAS、Ext./CAS)，在上述正常动作方式与上述自更新动作方式之间进行切换；上述位线等效电压生成装置(205)包含电阻分压装置(801)，用于在自更新动作方式下用电阻对内部电源电压(Vcc)进行分压，以生成上述位线等效电压VBL。
6．根据权利要求5所述的半导体存储装置，其特征在于上述电阻分压装置(801)包含内部电源电压节点(n82)、输出上述位线等效电压VBL的输出节点(n20)、连接在上述内部电源电压节点与上述输出节点之间并在上述自更新动作方式下导通的第1导电型晶体管(PT1)、连接在上述第1导电型晶体管与上述输出节点之间的第1电阻(R)、接地节点(n81)、连接在上述接地节点与上述输出节点之间并在上述自更新动作方式下导通的第2导电型晶体管(NT8)、及连接在上述第2导电型晶体管与上述输出节点之间的第2电阻(R)。
7．一种半导体存储装置，具有正常动作方式和自更新动作方式，它备有多条字线(WLn)；与上述多条字线连接的多个存储单元(18)、与上述多个存储单元连接的多务位线(BLn)；方式切换装置(202)，响应外部控制信号(Ext./RAS、Ext./CAS)，在上述正常动作方式与上述自更新动作方式之间进行切换；及字线选择装置(207)，当由上述方式切换装置切换到上述自更新动作方式时，从上述多条字线中同时选择的上述字线的条数少于在正常动作方式下同时选择的字线条数。
8．根据权利要求7所述的半导体存储装置，其特征在于还备有降压装置(201)，当由上述方式切换装置(202)切换到上述自更新动作方式时，将从外部供给的外部电源电压(Ext.Vcc)进一步降压到低于上述正常动作方式时的值而生成内部电源电压(Vcc)。
全文摘要
本发明的半导体存储装置,具有正常动作方式和自更新动作方式,并备有:V
文档编号G11C11/406GK1211797SQ98108469
公开日1999年3月24日 申请日期1998年5月15日 优先权日1997年9月16日
发明者铃木富夫 申请人:三菱电机株式会社