用于降低动态功率和峰值电流的sram位线和写入辅助装置与方法及双输入电平移位器的制造方法
【专利说明】
【背景技术】
[0001]超大规模集成(VLSI)电路的低功率运行对于当前和将来的处理器中的省电成为必不可少的。而且，功率效率已经成为对于计算机、处理器、移动电话、平板电脑、微型服务器和上网本市场中的片上系统(SOC)设计的一个主要竞争性度量。然而，由于较高的固有器件变化(例如，晶体管的有效沟道长度Le和阈值电压Vt中的变化)和在低电压下对于导致故障的缺陷的敏感性，对于基于纳米级工艺技术的处理器(例如，亚22-nm)，降低动态功耗变得越来越具有挑战性。
[0002]在蜂窝电话、平板电脑、微型服务器和上网本市场空间中，SOC设计变得越来越令人期望且具有竞争性。然而，由于SOC设计上的多个功能单元的复杂性以及功率相对于性能的挑战性的折衷，全局电源(Vcc) SOC轨电压在不同SOC设计之间变化极大。Vcc中的此变化对于例如静态随机存取存储器(SRAM)及其它存储器设计的电路造成了几个难题。
【附图说明】
[0003]依据以下给出的【具体实施方式】并依据本公开内容的多个实施例的附图，会更充分地理解本公开内容的实施例，然而，这不应认为是将本公开内容局限于具体实施例，而仅是用于解释和理解。
[0004]图1是具有用于改进写入操作的至少两个电源的6T SRAM单元。
[0005]图2是用于在SRAM阵列的写入操作期间生成用于写入辅助的SramVcc的电路。
[0006]图3是传统SRAM阵列的布局。
[0007]图4是根据本公开内容的一个实施例的使用了用于降低动态功率和峰值电流的分段的SRAM阵列的布局。
[0008]图5是根据本公开内容的一个实施例的用于图4的分段SRAM阵列的读取/写入列选择和位线预充电电路。
[0009]图6是根据本公开内容的一个实施例的用于降低动态功率和峰值电流的SRAM阵列的布局分段的方法。
[0010]图7是根据本公开内容的一个实施例的具有示出了与图3的传统SRAM阵列相比由于对SRAM阵列进行分段引起的功率节省的波形的曲线图。
[0011]图8是具有6T SRAM单元和工作在与SRAM阵列不同的电源上的感测放大器数据输出驱动器的存储器阵列架构。
[0012]图9是感测放大器数据输出驱动器和锁存器。
[0013]图10是根据本公开内容的一个实施例的具有用以代替图9的感测放大器数据输出驱动器和锁存器的集成锁存器的双输入电平移位器。
[0014]图1lA-B是根据本公开内容的一个实施例的与图10的具有集成锁存器的双输入电平移位器相关联的时序图。
[0015]图12是根据本公开内容的一个实施例的用于减小动态功率和峰值电流的双轨写入辅助电路。
[0016]图13是根据本公开内容的一个实施例的示出了与图2的写入辅助电路相比使用图12的双轨写入辅助电路的峰值电流的减小的曲线图。
[0017]图14是根据本公开内容的一个实施例的具有分段SRAM阵列布局、具有集成锁存器的双输入电平移位器、和/或双轨写入辅助电路的智能器件或计算机系统或SOC。
【具体实施方式】
[0018]实施例描述了一种装置，包括成组耦合在一起的多个存储器阵列、本地写入辅助逻辑单元、和读取/写入本地列复用器，以使得由组中的本地写入辅助逻辑单元和读取/写入本地列复用器占用的面积小于在使用全局写入辅助逻辑单元和读取/写入全局列复用器时所占用的面积。与传统多个存储器阵列相比，实施例在器件变化的情况下以较小面积影响、在较低功率下实现了对于多个存储器阵列的读取和写入操作。
[0019]实施例还描述了一种电平移位器，包括:第一电源，所述第一电源用以为电平移位器的多个晶体管供电；第一输入节点，所述第一输入节点用以接收由在工作第二电源上的电路生成的第一信号，第二电源与第一电源不同；第一 η型晶体管，所述第一 η型晶体管用以接收第一信号；第二输入节点，所述第二输入节点用以接收第二信号，第二信号是第一信号的反相，第二信号由电路生成；以及第二 η型晶体管，所述第二η型晶体管接收第二信号，第一 η型晶体管和第二 η型晶体管具有交叉耦合到多个晶体管中的一些晶体管的漏极端子。
[0020]实施例还描述了一种装置，包括:写入辅助脉冲发生器，所述写入辅助脉冲发生器工作在第一电源上；一个或多个上拉器件，所述一个或多个上拉器件耦合到写入辅助脉冲发生器，一个或多个上拉器件工作在第二电源上，第二电源与第一电源不同；以及输出节点，输出节点用以向存储器单元提供电源。
[0021]在以下实施例中:Vcc与VccSram相同(其可以是特定SramVcc电源轨)；SramVcc是来自写入辅助电路块的本地Vcc ;以及Vnn是SOC电源轨(即，在芯片和/或处理器的其余部分上使用的电源轨)。通常在Vnn上生成用于SRAM的输入/输出信号。在一个实施例中，将Vnn上的信号电平移位到VccSram，以及将VccSram上的信号电平移位到Vnn。
[0022]在以下说明中，讨论了多个细节，以提供对本公开内容的实施例的更透彻的理解。然而，对于本领域技术人员显而易见的是，本公开内容的实施例可以在没有这些具体细节的情况下得以实施。在其它实例中，以框图形式而非详细地示出了公知的方法和器件，以便避免使本公开内容的实施例模糊不清。
[0023]注意，在实施例的相对应的附图中，以线来表示信号。一些线可以较粗，以指示更多的组成信号路径，和/或一些线在一端或多端具有箭头，以指示主要信息流动方向。这种指示并非旨在是限制性的。相反，结合一个或多个示范性实施例来使用所述线，以便促进对电路或逻辑单元的更容易的理解。如由设计需要或偏好所指示的任何表示的信号实际上可以包括一个或多个信号，所述一个或多个信号可以在任何方向上行进，并且可以以任何适合类型的信号方案来实现。
[0024]遍及说明书和在权利要求书中，术语“连接的”意指在连接的事物之间的直接电连接，而没有任何中间器件。术语“耦合的”意指在连接的事物之间的直接电连接，或者通过一个或多个无源或有源中间器件的间接连接。术语“电路”意指被布置为彼此协作以提供所期望的功能的一个或多个无源和/或有源部件。术语“信号”意指至少一个电流信号、电压信号或数据/时钟信号。“一”“一个”和“所述”的含义包括复数形式的引用。“在……中”的含义包括“在……中”和“在……上”。
[0025]术语“按比例缩放”通常指代将设计(示意图和布局)从一个工艺技术转换为另一个工艺技术。术语“按比例缩放”通常还指代在相同技术节点内减小布局和器件的尺寸。术语“基本上”、“接近”、“大约”、“附近”、“约”通常指代在目标值的+/-20 %内。
[0026]除非另有指明，描述共同对象的序数词“第一”、“第二”和“第三”等的使用仅仅指示提及了相似对象的不同实例，而并非旨在暗示如此描述的对象必须在时间、空间、排序上或者以任何其它方式处于给定的顺序中。
[0027]对实施例来说，晶体管是金属氧化物半导体(MOS)晶体管，其包括漏极端子、源极端子、栅极端子和体端子。晶体管还可以包括三栅极晶体管和FinFet晶体管。源极端子和漏极端子可以是相同的端子，并且在本文中可互换地使用。本领域技术人员会意识到，在不脱离本公开内容的范围的情况下，可以使用其它晶体管，例如双极结型晶体管-BJT PNP/NPN、BiCMOS、CMOS、eFET等。术语“MN”表示η型晶体管(例如，NMOS, NPN BJT等)，以及术语“ΜΡ”表示P型晶体管(例如，PMOS, PNP BJT等)。
[0028]图1是用于改进写入操作的具有至少两个电源的6Τ SRAM单元100。SRAM单元100包括用于读取/写入操作的两个存取η型器件MpassO和Mpassl。两个存取η型器件MpassO和Mpassl可由字线(wl)信号来控制。SRAM单元100还包括两个交叉耦合的反相器，其保持存储器单元状态(或数据)。两个交叉耦合的反相器的第一反相器由P型MpuO和η型MdnO器件形成，而交叉耦合的反相器的第二反相器由P型Mpul和η型Mdnl器件形成。第一反相器的输出节点η0耦合到存取器件MpassO并且耦合到第二反相器的输入。第二反相器的输出节点nl耦合到存取器件Mpassl和第一反相器的输入。存取器件Mpassl和MpassO还耦合到位线信号bl和bl_b (bl的反相)。在一个实施例中，(第一反相器和第二反相器的)P型器件MpuO和Mpul的本体或体端子親合到与VccSram不同的SramVcc。
[0029]尽管图1示出了两个电源VccSram和SramVcc，但典型的SRAM单元工作在单一电源VccSram上(即，SramVcc节点短接到Vcc)。在SRAM单元100的典型应用中，分别通过位线信号bl和bl_b(bl的反相)驱动写入数据和数据_b (其是数据的反相)。在写入操作期间，借助字线《I将数据驱动到SRAM单元100中，字线wl设定为Vcc电平(逻辑高电平)。由于η型存取器件MpassO和Mpassl不传送强HIGH(即，逻辑高电平)，典型的SRAM单元100在降低Vcc时艰难地写入“I”。此效果在较低Vcc下更为显著，由于存取η型器件MpassO和Mpassl的Vt没有随着电源Vcc而按比例缩放。当结合较低的Vcc操作来考虑器件变化(例如，Le和Vt中的变化)时，典型的SRAM单元100变得易受写入故障(即，典型的SRAM单元100不能翻转内部节点nO/nl)的影响。这种故障在较低的Vcc电平下促成了相当大的收益损失。
[0030]通过为P型器件MpuO和Mpul的本体/体提供单独的电源(例如，Vcc)，同时为交叉耦合的反相器的逻辑操作提供不同的电源(例如，SramVcc)来克服上述问题(及其它问题)。在写入操作期间降低SramVcc，以减小MpuO和Mpul器件的强度。由例如图2的特殊电路生成SramVcc。
[0031]图2是用于在SRAM阵列的写入操作期间生成用于写入辅助的SramVcc的电路200。参考图1来描述图2。写入辅助电路200包括写入辅助脉冲偏置电路201，其在具有SRAM单元100的SRAM阵列的写入与读取操作期间调整SramVcc的电平。通过借助由包括反相器inv和NAND门nandA的组合逻辑生成的write_assist_pulse信号激活Mcollapse (η型器件)来降低SramVcc。SramVcc电平跌落(或减小)的速度与水平可以由MpbiasO、Mpbiasl和Mpbias2器件来编程，MpbiasO、Mpbiasl和Mpbias2器件可由数字信号bias_b〈2: O〉(即，bias_b信号中的三位)来控制。SramVccffake信号通过控制Misleep和Mwake (经由NAND门nandB)器件来确定SRAM睡眠(低功率)或唤醒(正常操作)模式。如果在睡眠模式中，将SramVcc连接到低于正常操作SramVcc的特定睡眠电压。SleepVcc是用于Misleep的电源。LocolVccPulse信号由SRAM控制/定时器(未不出)生成，并且确定Mcollapse写入辅助下拉的长度持续时间。ColEn容许写入字节和写入位功能(例如，对于位设计，ColEn容许仅写入到64位中的8位)。
[0032]以SRAM单元的阵列来布局SRAM单元100。如上所述，随着工艺技术收缩(或按比例缩小)，SRAM单元的阵列在典型电源(Vcc)操作电压下不再具有足够的读取与写入容限，除非将特殊电路(例如，图2的写入辅助电路200)用于辅助读取与写入操作。用于对写入与读取操作提供辅助的特殊电路(例如，图2的写入辅助电路200)的添加增大了 6T SRAM阵列设计的功率和面积。用于SRAM阵列的功率和面积的增大为制造低功率移动处理器和SOC提出了问题。功率的增大由MpbiasO、Mpbiasl、Mpbias2和Mcollapse器件引起。
[0033]图3是传统SRAM阵列的布局300。布局300包括在大块(例如256x4) 301a和301b中的SRAM单元的阵列，大块301a和301b分别需要相对应的大尺寸写入辅助电路(例如，图2的写入辅助电路200)302a和302b，以及相对应的读取/写入(RD/WR)列复用器303a和303b。布局300还包括感测放大器与锁存器电路304和写入驱动器305，它们经由306a、306b、307a和307b (也被称为全局RD/WR列复用器，因为它们对于SRAM的阵列是全局的)耦合到读取/写入(RD/WR)列复用器303a和303b。由于SRAM单元的大阵列(例如，256x4) 301a和301b，将SramVcc线路设计成为SRAM单元的大阵列301a和301b承载足够的电源。
[0034]由于图2的器件导致的S