的面积小于在使用全局写入辅助逻辑单元和所述读取/写入全局列复用器时所占用的面积。
2.根据权利要求1所述的装置，其中，所述全局写入辅助逻辑单元和所述读取/写入全局列复用器耦合到存储器单元的未分段阵列。
3.根据权利要求2所述的装置，其中，所述存储器单元的未分段阵列在面积上大于所述多个存储器阵列中的每一个存储器阵列。
4.根据权利要求2所述的装置，其中，所述存储器单元的未分段阵列在面积上大于组合的所述多个存储器阵列、所述本地写入辅助逻辑单元、和所述读取/写入本地列复用器中的每一个。
5.根据权利要求1所述的装置，还包括电源金属线，所述电源金属线用于向所述组中的所述多个存储器阵列提供电力。
6.根据权利要求5所述的装置，其中，所述本地写入辅助逻辑单元包括写入辅助P型上拉晶体管，所述写入辅助P型上拉晶体管用以调整到所述电源金属线的电力，并且其中，所述P型晶体管在尺寸上小于所述全局写入辅助逻辑单元的P型上拉晶体管。
7.根据权利要求1所述的装置，其中，所述读取/写入本地列复用器包括传输门，所述传输门用以提供全局读取和写入数据线的电耦合，以生成本地读取和写入信号。
8.一种用于对存储器进行布局的方法，所述方法包括: 将存储器单元的阵列分段为多个存储器单元的分段阵列；以及 减小用于所述存储器单元的分段阵列的全局写入辅助逻辑单元的面积，以生成多个本地写入辅助逻辑单元，其中，所述多个本地写入辅助逻辑单元中的本地写入辅助逻辑单元中的每一个耦合到所述多个存储器单元的分段阵列中的所述存储器单元的分段阵列中的每一个。
9.根据权利要求8所述的方法，还包括减小用于所述存储器单元的分段阵列的全局读取/写入列复用器的面积，以生成多个本地读取/写入列复用器，其中，本地读取/写入列复用器中的每一个本地读取/写入列复用器耦合到所述多个存储器单元的分段阵列中的所述存储器单元的分段阵列中的每一个。
10.根据权利要求8所述的方法，其中，减小用于所述存储器单元的分段阵列的全局写入辅助逻辑单元的面积以生成多个本地写入辅助逻辑单元包括:减小所述全局写入辅助逻辑单元中的所述上拉P型晶体管的尺寸，以生成用于所述本地写入辅助逻辑单元的本地上拉P型晶体管。
11.一种系统，包括: 存储器单元；以及 处理器，所述处理器耦合到所述存储器单元，所述处理器包括高速缓冲存储器，所述高速缓冲存储器包括: 成组耦合在一起的多个存储器阵列、本地写入辅助逻辑单元、和读取/写入本地列复用器，以使得由所述组中的所述本地写入辅助逻辑单元和所述读取/写入本地列复用器占用的面积小于在使用全局写入辅助逻辑单元和所述读取/写入全局列复用器时所占用的面积。
12.根据权利要求11所述的系统，还包括: 显示单元；以及 无线接口，所述无线接口用以容许所述处理器以无线方式与其它器件进行通信。
13.根据权利要求11所述的系统，其中，所述存储器单元是DRAM。
14.根据权利要求11所述的系统，其中，所述全局写入辅助逻辑单元和所述读取/写入全局列复用器耦合到存储器单元的未分段阵列。
15.根据权利要求14所述的系统，其中，所述存储器单元的未分段阵列在面积上大于所述多个存储器阵列中的每一个存储器阵列。
16.根据权利要求14所述的系统，其中，所述存储器单元的未分段阵列在面积上大于组合的所述多个存储器阵列、本地写入辅助逻辑单元、和读取/写入本地列复用器中的每—个°
17.根据权利要求11所述的系统，其中，所述处理器还包括电源金属线，所述电源金属线用于向所述组中的所述多个存储器阵列提供电力。
18.根据权利要求17所述的系统，其中，所述本地写入辅助逻辑单元包括写入辅助P型上拉晶体管，所述写入辅助P型上拉晶体管用以调整到所述电源金属线的电力，并且其中，所述P型晶体管在尺寸上小于所述全局写入辅助逻辑单元中的P型上拉晶体管。
19.根据权利要求11所述的系统，其中，所述读取/写入本地列复用器包括传输门，所述传输门用以提供全局读取和写入数据线的电耦合，以生成本地读取和写入信号。
20.—种具有计算机可读指令的计算机可读储存介质，所述计算机可读指令在被执行时使得机器执行方法，所述方法包括: 将存储器单元的阵列分段为多个存储器单元的分段阵列；以及 减小用于存储器单元的所述分段阵列的全局写入辅助逻辑单元的面积，以生成多个本地写入辅助逻辑单元，其中，所述多个本地写入辅助逻辑单元中的所述本地写入辅助逻辑单元中的每一个耦合到所述多个存储器单元的分段阵列中的所述存储器单元的分段阵列中的每一个。
21.根据权利要求20所述的计算机可读储存介质，所述计算机可读储存介质具有进一步的计算机可读指令，所述进一步的计算机可读指令在被执行时使得所述机器执行进一步的方法，所述进一步的方法包括减小用于所述存储器单元的分段阵列的全局读取/写入列复用器的面积，以生成多个本地读取/写入列复用器，其中，所述本地读取/写入列复用器中的每一个本地读取/写入列复用器耦合到所述多个存储器单元的分段阵列中的所述存储器单元的分段阵列中的每一个。
22.根据权利要求20所述的计算机可读储存介质，其中，减小用于所述存储器单元的分段阵列的全局写入辅助逻辑单元的面积以生成多个本地写入辅助逻辑单元包括:减小所述全局写入辅助逻辑单元的所述上拉P型晶体管的尺寸，以生成用于所述本地写入辅助逻辑单元的本地上拉P型晶体管。
23.一种电平移位器，包括: 第一电源，所述第一电源为所述电平移位器中的多个晶体管供电； 第一输入节点，所述第一输入节点接收由工作在第二电源上的电路产生的第一信号，所述第二电源与所述第一电源不同； 第一 η型晶体管，所述第一 η型晶体管接收所述第一信号； 第二输入节点，所述第二输入节点接收第二信号，所述第二信号是所述第一信号的反相，所述第二信号由所述电路生成；以及 第二 η型晶体管，所述第二 η型晶体管接收所述第二信号，所述第一 η型晶体管和所述第二 η型晶体管具有交叉耦合到所述多个晶体管中的一些晶体管的漏极端子。
24.根据权利要求23所述的电平移位器，还包括输出节点，所述输出节点用以根据所述第一信号和所述第二信号生成输出信号。
25.根据权利要求23所述的电平移位器，其中，所述电平移位器是异步的。
26.根据权利要求23所述的电平移位器，其中，所述电平移位器不依赖于时钟信号。
27.根据权利要求23所述的电平移位器，还包括第三输入节点，所述第三输入节点耦合到所述多个晶体管中的一些晶体管，所述第三输入节点用以接收第三信号，以生成确定性输出。
28.根据权利要求27所述的电平移位器，还包括输出节点，所述输出节点用以根据所述第一信号和所述第二信号或者所述第三信号来生成输出信号。
29.根据权利要求23所述的电平移位器，其中，所述多个晶体管中的一些晶体管起锁存器的作用。
30.根据权利要求23所述的电平移位器，其中，所述第二电源高于所述第一电源。
31.根据权利要求23所述的电平移位器，其中，所述第一电源高于所述第二电源。
32.一种存储器单元，包括: 存储器单元的阵列； 列复用器，所述列复用器耦合到所述存储器单元的阵列； 感测放大器，所述感测放大器耦合到所述列复用器；以及 具有集成的电平移位器的输出数据锁存器，包括: 第一电源，所述第一电源为所述电平移位器中的多个晶体管供电； 第一输入节点，所述第一输入节点用以接收由工作在第二电源上的电路生成的第一信号，所述第二电源与所述第一电源不同； 第一 η型晶体管，所述第一 η型晶体管用以接收所述第一信号； 第二输入节点，所述第二输入节点用以接收第二信号，所述第二信号是所述第一信号的反相，所述第二信号由所述电路生成；以及 第二 η型晶体管，所述第二 η型晶体管用以接收所述第二信号，所述第一 η型晶体管和所述第二 η型晶体管具有交叉耦合到所述多个晶体管中的一些晶体管的漏极端子。
33.根据权利要求32所述的存储器单元，其中，所述存储器单元的阵列是SRAM单元的阵列。
34.根据权利要求32所述的存储器单元，还包括预充电耦合到所述列复用器的位线。
35.根据权利要求32所述的存储器单元，还包括输出节点，所述输出节点用以根据所述第一信号和所述第二信号来生成输出信号。
36.根据权利要求32所述的存储器单元，其中，具有集成的电平移位器的所述输出数据锁存器是异步的。
37.根据权利要求32所述的存储器单元，其中，具有集成的电平移位器的所述输出数据锁存器不依赖于时钟信号。
38.根据权利要求32所述的存储器单元，还包括第三输入节点，所述第三输入节点耦合到所述多个晶体管中的一些晶体管，所述第三输入节点用以接收第三信号，以生成确定性输出。
39.根据权利要求38所述的存储器单元，还包括输出节点，所述示出节点用以根据所述第一信号和所述第二信号或者所述第三信号生成输出信号。
40.根据权利要求32所述的存储器单元，其中，所述多个晶体管中的一些晶体管起锁存器的作用。
41.根据权利要求32所述的存储器单元，其中，所述第二电源高于所述第一电源。
42.根据权利要求32所述的存储器单元，其中，所述第一电源高于所述第二电源。
43.一种系统，包括: 存储器单元；以及 处理器，所述处理器耦合到所述存储器单元，所述处理器包括高速缓冲存储器单元，所述高速缓冲存储器单元具有根据权利要求23-31中的任一项所述的电平移位器的电平移位器。
44.一种装置，包括: 写入辅助脉冲发生器，所述写入辅助脉冲发生器工作在第一电源上； 一个或多个上拉器件，所述一个或多个上拉器件耦合到所述写入辅助脉冲发生器，所述一个或多个上拉器件工作在第二电源上，所述第二电源与所述第一电源不同；以及 输出节点，所述输出节点向存储器单元提供电源。
45.根据权利要求44所述的装置，其中，所述存储器单元是SRAM单元。
46.根据权利要求44所述的装置，其中，所述写入辅助脉冲发生器可操作用于生成写入辅助脉冲，以使得一个或多个上拉器件将所述第二电源耦合到所述输出节点。
47.根据权利要求44所述的装置，其中，所述写入辅助脉冲发生器可操作用于生成写入辅助脉冲，以使得所述电源相对于另一个电源进行调整。
48.根据权利要求44所述的装置，其中，所述输出节点耦合到所述写入辅助脉冲发生器。
49.根据权利要求44所述的装置，其中，所述输出节点响应于唤醒信号而耦合到所述第一电源。
50.根据权利要求44所述的装置，其中，所述输出节点响应于睡眠信号而耦合到第三电源。
51.根据权利要求50所述的装置，其中，所述第三电源是睡眠电源。
52.—种系统，包括: 存储器单元；以及 处理器，所述处理器耦合到所述存储器单元，所述处理器具有高速缓冲存储器单元，所述高速缓冲存储器单元包括: 存储器单元的阵列，所述存储器单元的阵列工作在第一电源上；以及 写入辅助电路，所述写入辅助电路耦合到所述存储器单元的阵列，所述写入辅助电路用以在向所述存储器单元的阵列的写入操作期间降低第一电源，所述写入辅助电路根据权利要求44至51中的任一项所述的装置。
53.根据权利要求52所述的系统，还包括: 显示单元；以及 无线接口，所述无线接口用以容许所述处理器以无线方式与其它器件进行通信。
54.根据权利要求52所述的系统，其中，所述存储器单元是DRAM。
【专利摘要】描述了一种装置，包括成组耦合在一起的多个存储器阵列、本地写入辅助逻辑单元、和读取/写入本地列复用器，以使得由所述组中的所述本地写入辅助逻辑单元和所述读取/写入本地列复用器占用的面积小于在使用全局写入辅助逻辑单元和读取/写入全局列复用器时所占用的面积。描述了一种具有集成锁存器的双输入电平移位器。描述了一种装置，包括：写入辅助脉冲发生器，所述写入辅助脉冲发生器工作在第一电源上；一个或多个上拉器件，所述一个或多个上拉器件耦合到所述写入辅助脉冲发生器，所述一个或多个上拉器件工作在与所述第一电源不同的第二电源上；以及输出节点，输出节点用以向存储器单元提供电源。
【IPC分类】G11C11-4193, G11C5-14, H01L27-108
【公开号】CN104813404
【申请号】CN201280077340
【发明人】H·T·恩戈, D·J·卡明斯
【申请人】英特尔公司
【公开日】2015年7月29日
【申请日】2012年12月27日
【公告号】DE112012007140T5, US8971097, US20140185367, US20150146478, WO2014105013A1