部分示意图，说明该实施例的一个偏压控制讯号线单元；
[0042]图6是该实施例的一个可控制读取元件的另一个样态；
[0043]图7是该实施例的该可控制读取元件的第三样态；
[0044]图8是该实施例的该可控制读取元件的第四样态；
[0045]图9是该实施例的该可控制读取元件的第五样态；
[0046]图10是该实施例的该可控制读取元件的第六样态；及
[0047]图11是该实施例的一个电路布局示意图。
【具体实施方式】
[0048]在本发明被详细描述前，应当注意在以下的说明内容中，类似的元件是以相同的编号来表不。
[0049]参阅图3、图4及图5，本发明低功率存储器的实施例包含一个存储器单元2、多个位元线组合3、一个可控制单元4、多个控制讯号线组合5，及一个偏压控制讯号线单元6。
[0050]该存储器单元2包括多个呈行列排列的存储器模块21，每一个存储器模块21具有至少一个存储器元件211，于本实施例中，该存储器单元2 —共包括256行(row)x32位元(bit)x4区块(block)个存储器元件211，且每一个存储器模块21具有四个存储器元件211，但上述各个数据可依实际需求而不同，并不限于此。
[0051]每一个位元线组合3于本实施例中为一个读取位元线单元31 (见图3)及一个写入位元线单元32 (见图4)，然而，每一个位元线组合3也能仅为一个读取位元线单元31或仅为一个写入位元线单元32，依所应用的存储器元件211架构不同而选择应用，并不限于此。
[0052]每一个读取位元线单元31对应一列存储器模块21，并包括多个间隔排列且互不电连接的第一读取位元线311，及一个第二读取位元线r_bit0_bk0?r_bit31_bk3，每一个第一读取位元线311电连接其中一个存储器模块21所具有的所述存储器元件211，由于一般为了绕线方便及减少绕线电容，会将分属各区块的位元(存储器元件211)分散，并将同顺序的位元排列一起再分别经由多个多工器9 (Multiplexer，缩写为MUX)统合输出，于图3中，为了说明方便起见，所述第二读取位元线分别依区块标示为r_bit0_bk0?r_bit31_bkO、r_bit0_bkl ?r_bit31_bkl、r_bit0_bk2 ?r_bit31_bk2、r_bit0_bk3 ?r_bit31_bk3，所述多工器9的传输讯号线分别标不为bitO?bit31。
[0053]每一个写入位元线单元32对应一列存储器模块21，并包括一个第一写入位元线w_bit0_bk0?w_bit31_bk3，及多个间隔排列且互不电连接的第二写入位元线321，每一个第二写入位元线321电连接其中一个存储器模块21所具有的所述存储器元件211。
[0054]该可控制单元4包括多个对应所述存储器模块21呈行列排列的可控制元件40 (对应可控制读取元件41及/或可控制写入元件42，依所应用的存储器元件211架构不同而定)、多个分别电连接于所述第一读取位元线311的第一偏压电路43，及多个分别电连接于所述第二读取位元线r_bit0_bk0?r_bit31_bk3的第二偏压电路44。
[0055]每一行的可控制读取元件41分成多组以对应各个区块，且每一个可控制读取元件41具有一个电连接于其中一个第一读取位元线311的输入端411、一个电连接对应的该第二读取位元线r_bit0_bk0?r_bit31_bk3的输出端412，及一个控制端416。
[0056]每一个可控制读取元件41依下述其中一种方式动作:
[0057]每一个可控制读取元件41根据其控制端416的电压而于一个输出致能状态及一个非输出致能状态间切换，于该输出致能状态时，于该输出端412输出一个相关于该输入端411的电压的电压；或每一个可控制读取元件41根据其控制端416的电压及其输入端411的电压而于该输出致能状态及该非输出致能状态间切换，于该输出致能状态时，于该输出端412输出一个预定参考电压。
[0058]值得一提的是，所述可控制读取元件41可具有驱动能力，分别用于驱动所述第二读取位元线r_bit0_bk0?r_bit31_bk3，且会被控制在驱动和不驱动间切换。图6所示为所述可控制读取元件41的一个范例，所述可控制读取元件41具有至少一个负责驱动所述第二读取位元线r_bitO_bkO?r_bit31_bk3的晶体管413，及至少一个负责可控制读取元件41导通或不导通的开关元件414，且该可控制读取元件41还包括一个电连接一个准位电压的偏压端415，该晶体管413用于提供驱动能力，该开关元件414电连接该晶体管413并根据该控制端416的电压而导通及不导通，再搭配根据该输入端411的电压，使该可控制读取元件41在该输出致能状态及该非输出致能状态间切换，于该输出致能状态时(即该开关元件414导通且该输入端411的电压为高电平时)，该输出端412的电位对应于该准位电压的电位(即该预定参考电压)，且依设计而固定为高电平电压或是低电平电压其中一个，该准位电压能依实际使用需求而为高电平电压或是低电平电压，并搭配使用N型或P型场效晶体管(Field-Effect Transistor，缩写为FET)，该晶体管413也能使用其他形式的晶体管，且该晶体管413与该开关元件414的位置可以变动，并不限于此。
[0059]所述可控制读取元件41也能如图7所示为三态缓冲器，每一个三态缓冲器具有该输入端411、该输出端412、该控制端416、一个缓冲器417，及一个电连接该缓冲器417的输出端的开关元件414，此时所述可控制读取元件41根据其控制端416的电压而于该输出致能状态及该非输出致能状态间切换，于该输出致能状态时(即该开关元件414导通时)，于该输出端412输出一个相关于该输入端411的电压的电压；所述可控制读取元件41还能如图8为反相三态缓冲器，每一个反相三态缓冲器具有该输入端411、该输出端412、该控制端416、一个反相缓冲器418，及一个电连接该反相缓冲器418的输出端的开关元件414 ;或如图9为开关元件，该开关元件同样具有该输入端411、该输出端412，及该控制端416，且图10的场效晶体管为该开关元件的一个范例；其中，该三态缓冲器及该反相三态缓冲器也能使用逻辑元件或是其他等效电路作为实施，并不限于此；当所述可控制读取元件41为图9所示的开关元件时，由于开关元件并没有驱动能力，因此于此样态中仍需于该读取控制讯号线r_ctr0_bk0?r_ctr255_bk3上设置感测放大器(图未示)。
[0060]参阅图3、图4及图5，每一行的可控制写入元件42分成多组，且每一个可控制写入元件42电连接于其中一个第二写入位元线321与对应的该第一写入位元线w_bit0_bkO ?w_bit31_bk3 间。
[0061 ] 每一个可控制写入元件42受所电连接的写入控制讯号线w_ctr0_bk0?w_ctr255_bk3控制于一个致能状态和一个非致能状态间切换，于该致能状态时，所述可控制写入元件42将所电连接的第一写入位元线w_bit0_bk0?w_bit31_bk3的一个写入数据传输至电连接的第二写入位元线321 ;于该非致能状态时，所述可控制写入元件42不将所电连接的第一写入位元线w_bit0_bk0?w_bit31_bk3的该写入数据传输至电连接的第二写入位元线321。
[0062]其中，所述可控制写入元件42能使用如图9所示的开关元件，但不限于此。
[0063]每一个第一偏压电路43对应所述存储器模块21呈行列排列，于所述存储器元件为一个读取模式时，每一个第一偏压电路43于电连接的第一读取位元线311所电连接的存储器元件211皆不输出一个读取数据时，提供偏压将该第一读取位元线311的电压调整至一个第一预定电压，值得一提的是，当所采用的存储器元件211架构中，所述第一读取位元线311与所述第二写入位元线321分别为同一条线路时，由于此时写入和读取共用同一条线路，因此所述第一偏压电路43于电连接的第一读取位元线311无任何其他偏压来源时提供偏压进行调整，以避免影响写入和读取的功能。
[0064]每一个第一偏压电路43具有一个如图9所示的开关元件，每一行的开关元件对应该行的可控制读取元件41分成多组，每一个开关元件两端分别电连接其中一个第一读取位元线311及接收该第一预定电压，每一行的开关元件对应该列上的可控