用于低功率高良率存储器的系统和方法

专利名称：用于低功率高良率存储器的系统和方法
技术领域：
本文揭示的发明性概念的实施例大体涉及数据处理系统的领域。举例来说，本文 揭示的发明性概念的实施例涉及用于低功率高良率存储器的系统和方法。
背景技术：
存储器(例如，高速缓冲存储器)可对计算装置的性能具有普遍影响。举例来 说，存储器可能会影响处理器的面积、功率使用、时序、良率和调度。动态随机存取存储器 (DRAM)对密度而非速度的主要重视可能使处理器与主存储器之间的性能差距更大。此外， 每一代中具有使晶体管数目加倍的能力的工艺缩放使得芯片上存储器有可能在每一代中 几乎加倍，从而进一步扩大性能差距。由于处理器频率与DRAM存取时间之间不断增大的差 距，处理器已在稳定地使用更多裸片上静态随机存取存储器(SRAM)以满足性能目标。目 前，超过70%的装置中具有SRAM阵列，且SRAM阵列使用50%的芯片面积。计算装置中对SRAM的增加的使用的一个问题是，对此类存储器的存取会引起可 能会影响计算装置的电池寿命的功率使用。降低SRAM的功率使用的一个问题包含存储器 的降低的存取成功率。

发明内容
本发明描述一种用于低功率高良率存储器的系统。在一个实施例中，所述系统包 含经配置以接收存储器电源电压的存储器单元。所述系统进一步包含经配置以针对对存储 器单元的写入而将存储器电源电压从第一存储器电源电压电平修改为第二存储器电源电 压电平的存储器电源电压控制电路。在另一实施例中，所述系统可包含用以将控制存储器 单元的通过栅极的字线(WL)电压从第一字线电压电平修改为第二字线电压电平以改变存 储器的静态噪声容限(SNM)的控制电路。之所以提及此说明性实施例并不是为了限制或界定本文揭示的发明性概念，而是 为了提供实例以帮助理解所述发明性概念。在具体实施方式
中论述说明性实施例，且在具 体实施方式中提供对本文揭示的发明性概念的进一步描述。通过检查本说明书和权利要求 书，可进一步理解本文揭示的此发明性概念的各实施例所提供的优点。


当参看附图阅读以下具体实施方式
时，会更好地理解本文揭示的当前发明性概念的这些和其它特征、方面及优点，附图中图1是说明常规六个晶体管的SRAM单元的现有技术示意图。图2是说明用于输出WL电压的常规电路的现有技术示意图，和说明常规电路的输 出波形的波形图。图3是说明用于缩放WL电压的示范性电路的示意图，和说明所述电路的输出波形 的波形图。图4是说明用于缩放Vddmem电压的示范性电路的示意图，和说明所述电路的输出 波形的波形图。图5是说明包含用于字线电压的电平移位器、用于Vddmem的电平移位器和用于从 存储器单元接收的位线电压的电平移位器的示范性存储器阵列的视图。图6是说明包含用于Vddmem的电平移位器且不包含用于字线电压或位线电压的 电平移位器的示范性存储器阵列的视图。图7是说明用于针对图5的存储器对字线和位线电压以及电源电压Vddmem进行 选择性电压缩放的方法的流程图。图8是说明用于针对图6的存储器对字线和位线电压进行电压缩放且对电源电压 Vddmem进行选择性电压缩放的方法的流程图。图9是说明可包含低功率高良率存储器的实例便携式通信装置的一般视图。图10是说明可包含低功率高良率存储器的实例蜂窝式电话的一般视图。图11是说明可包含低功率高良率存储器的实例无线因特网协议电话的一般视 图。图12是说明可包含低功率高良率存储器的实例便携式数字助理的一般视图。图13是说明可包含低功率高良率存储器的实例音频文件播放器的一般视图。
具体实施例方式在整个描述内容中，出于解释的目的，阐述了许多具体细节以提供对本文揭示的 发明性概念的透彻理解。然而，所属领域的技术人员将明白，本文揭示的发明性概念可在没 有这些具体细节中的一些的情况下实践。在其它例子中，众所周知的结构和装置用框图形 式展示，以免使本文揭示的发明性概念的基本原理混淆。本文揭示的发明性概念的实施例涉及用于低功率高良率存储器的系统和方法。在 一个实施例中，存储器(例如，SRAM)包含静态电压缩放。举例来说，可针对对存储器单元的 写入来缩放字线电压，且在从存储器单元读取期间可缩放存储器单元的电压(Vddmem)。电 压缩放量可基于使用模型和工艺拐点(process corner)。电压缩放可改进/提高存储器的 静态噪声容限(SNM)，因此提高良率。在其中存储器是SRAM的一个实施例中，SRAM包含经配置以在从SRAM单元读取期 间改变SRAM的字线(WL)和位线(BL)电压电平以减少实现单元稳定性所需的最小电压的 电平移位器/电压缩放电路。减小WL和BL电压可减小在读取期间SRAM使用的功率。此 外，所述电平移位器/电压缩放电路可经配置以接通和断开，使得可针对低功率应用或在 电池节省期间减小WL和BL电压，或者可针对高功率应用或在电池节省不重要时将WL和BL 电压维持在原始电平。举例来说，用于移动装置(例如，蜂窝电话)的嵌入式处理器可支持
5其中性能较为重要的高性能应用，如H. 264或高速下行链路包存取(HSDPA)。嵌入式处理器 可能随后播放MP3文件，其中功率效率可能比性能更重要。为了使对芯片面积、复杂性和时序的影响最小化，SRAM可使用单个电压供应，包含 电平移位器/电压缩放电路。常规SRAM单元图1是说明常规的六个晶体管(6T)的SRAM单元100的现有技术示意图。虽然将 发明性概念描述为包含于SRAM中，但发明性概念可包含于其它类型的存储器(包含(但 不限于)SDRAM)中。SRAM单元100包含两个晶体管对104、106，用以将SRAM单元连接到 Vddmem 108和接地。晶体管PGlllO和PG2112可受字线(WL)电压114控制，且用于在读取 或写入期间存取存储器单元100。对于6T SRAM单元100，多个因素可能较为重要，包含(但不限于)1.最小化的单元面积，以实现高密度存储器、减小功率且减小芯片的成本；2.最小电压情况下的单元稳定性，以防止因数据恶化导致数据存取和保持的成功 率降低；3.良好的软错误免疫性；4.高单元读取电流，以使存取时间最小化；5.写入期间的最小字线脉冲，以节省功率(通过减小位线摆动)；以及6.低泄漏电流，以在活动期间和待机期间均实现长电池寿命。不同因素之间可能存在许多相互作用。举例来说，在一个实施例中，为了获得良 好的稳定性、小存取时间和良好的软错误免疫性，可使用大的晶体管尺寸(104、106、110和 112)，这可能导致面积使用较大且泄漏增加。静态噪声容限静态噪声容限(SNM)是由电路提供的超过SRAM中的环境噪声水平的噪声容限。因 此，S匪可能是用于切换成逻辑1或逻辑0的电压阈值与偶然在电路中的环境电压之间的 差。增加S匪会通过形成较大电压差来改进存储器的良率，所述较大电压差将由环境电压 形成以便具有逻辑装置向错误逻辑状态的切换。可通过提高单元比率(CR)而在SRAM单元 中改进SW。在以下等式1中表示CR 其中W是用于对SRAM单元100的写入(图1)的下拉晶体管PDl/上拉晶体管 PU1106和通过栅极晶体管PGl或用于从SRAM单元100的读取(图1)的下拉晶体管PD2/ 上拉晶体管PU2104和通过栅极晶体管PG2112的沟道的宽度，且L是其长度。通过增加CR 来改进用于SRAM单元100的S匪可包含针对PGlllO使用较小晶体管，这可增加从SRAM单 元100的存取时间。如等式(1. 5)中说明，通过提高上拉比率(PU)来改进对SRAM单元100的写入容 限
6
可包含针对PGl 110使用较大晶体管，这可能对于从SRAM单元100的读取使噪声
容限变得更差。在一个实施例中，为了使SRAM单元100在所有工艺拐点、电压和温度(PVT)下在 对SRAM的写入期间适当地运作，穿过PDl的电流大于或等于穿过PGl 110的电流(艮口， 11(线性)>=10(饱和))。此外，对于从SRAM单元100的读取，穿过PG2 112的电流大 于或等于在PG2 112之前沿节点n2的电流(即，13(线性)>=12(饱和))。等式2展示 IO与Il之间针对写入稳定性的关系，其中Il (线性)>=10(饱和) 等式3展示12与13之间针对读取稳定性的关系，其中13 (线性)> =12 (饱和) 在一个实施例中，将等式2和3用作基线以针对SRAM单元100找到晶体管尺寸。 可进一步使用来自硅的经验数据来调谐单元尺寸和布局，以便获得稳健的存储器单元。申ιm禾π^^诸器申i原申ιm^ 申ιff,mm申ι路图2是说明用于输出WL(或BL)电压114的常规电路202的现有技术示意图200， 和说明电路202的输出波形的波形图214。常规电路202包含NAND门，其经配置以接收原 始Wl_clk信号204和SRAM电压206，并输出逆WL(wlb)电压208。随后，使电压wlb 208 延迟或用电路102的反相器使电压wlb 208反相以形成WL 114。波形210和212说明输 入wl_clk 204与WL 114之间的电压差微不足道，且因电路202的缘故在波形之间可能存 在延迟。图3是说明用于缩放WL (或BL)电压114的示范性电路302的示意图300，和说 明电路302的输出波形的波形图324。在一个实施例中，电路302包含图2中的电路202 的NAND门以输出wlb 208。电路302可进一步包含电路202的反相器，其包含上拉晶体管 Mpl。电路302还可包含晶体管308-316以控制到晶体管Mpl的电压Vdd 206。电路302可进一步包含pwrjiiode wl输入信号304以启用或停用电路302。信号 304的值可基于SRAM的PVT拐点或程序控制。当pwrjiiode wl 304为逻辑1时，于是电路 302与图2中的常规电路202 —样运作，其中WL 114的电压电平达到Wl_clk 204的电压电 平。当pwrjiiode wl 304为逻辑0时，于是将电路302激活以便缩放WL 114的电压电平。当电路302经配置以缩放WL 114的电压电平(即，pwrjiiode wl 304等于逻辑0)
7时，cnt[n:0]信号306通过调整晶体管Mp3312的尺寸来确定WL 114的电压电平。改变晶 体管Mp3312的尺寸使得电荷将从WL 114节点穿过晶体管Mp3312转移到pkO节点316中 的速度改变。提高电荷的转移速度使WL 114的电压电平降低。在一个实施例中，nMOS晶体 管Mp2308在正常操作模式期间预先调节pkO节点316以启用到Vdd 206的上拉路径。在 一个实施例中，晶体管Mnl314和Mn2310两者均可为对时序具有最小影响的最小尺寸的晶 体管。波形318和320说明当pwr_mode wl 304为逻辑0时对WL电压的缩放。与图2 的波形中一样，在波形318与波形320之间存在延迟。Δ (ν) 322是在读取期间通过缩放WL 电压114而在wl_clk输入信号318与WL输出信号320之间的电压节省。cnt [n:0]306的 值确定Δ (ν) 322的大小。图4是说明用于缩放图1的SRAM单元100的Vddmem 108的电压的示范性电路 402的示意图400和说明电路402的输出波形的波形图420。可在读取期间(当wren 404 设定为逻辑0时)将Vddmem 108设定为Vdd 206，且在写入期间(当wren 404设定为逻 辑1时)缩放Vddmem 108。当wren 404等于逻辑0时，wren激活晶体管Mnl422，因而将 Vddmem 108设定为Vdd 206。当wren 404等于逻辑1时，wren 404激活晶体管Mpl410并 将晶体管Mnl422减活。此外，当wren 404等于逻辑1时，pwr_mode 406经配置以启用对 电路402的电压缩放(pwrjiiode 406等于逻辑1)或停用对电路402的电压缩放(pwrjiiode 406等于逻辑0)。当pwr_mode 406和wren 404等于逻辑1时，于是cnt[n:0]信号408通 过控制可变晶体管W[n:0]412来调整Vddmem 108的电压电平。改变晶体管W[n:0]412的 电容可改变Vddmem 108的电压电平。电路402对Vddmem 108的电压缩放包含在Vdd 206为逻辑电平1时降低 Vddmeml08的电压电平。波形414说明输入Vdd 206的波形。波形416说明Vddmem 108的 电压缩放波形，其中Δ (ν)418是在写入期间(当Vdd 206是逻辑1时)Vddmem 416降低的
电压量。对于图3到图4中的示范性电路，用于成功地存取存储器的最小可允许电压 (Vddmin)降低。举例来说，当Vdd针对图3和图4的电路302、402为逻辑1时，Vddmem电 压电平可低于Vdd电压电平，且仍允许成功地存取存储器。在一个实施例中，与对于Vdd的 l.Ov相比，Vddmin是0.8ν。示范性电路因此使S匪和存储器的写入容限提高。此外，所述 电路提供完全的可控性和可编程性。因此，可使用所述可控性来经由芯片上控制电路调谐 存储器行为以与硅匹配。可使用简单的环形振荡器延迟或泄漏监视器来基于晶体管的参数 调谐电路。在一个实施例中，WL和Vddmem两个电路均使用延迟元件来调谐新电压电平的值。 因此，电路的粒度和电平受到延迟元件的速度的限制。此外，存储器存取的速度可能会因WL 电压的降低而降低。因此，可通过启用对快速拐点(其中S匪最有可能影响单元)的控制 来降低时序影响。具有电压缩放电路的示范性存储器图5到图6是说明包含电平移位器/电压缩放电路的示范性存储器的视图。图5 是说明存储器500的视图，其包含用于字线逻辑504和MUX/Demux逻辑516的图3的电平 移位器/电压缩放电路302，以及用于存储器单元502的图4的电平移位器/电压缩放电路
8402。因此，存储器500在读取期间对WL和BL电压执行电压缩放，且在写入期间对Vddmem 执行电压缩放。图6是说明存储器600的视图，其包含用于存储器单元502的图4的电平 移位器/电压缩放电路402，而没有用于字线逻辑504和MUX/Demux逻辑516的图3的电平 移位器/电压缩放电路302。因此，存储器600在写入期间执行对Vddmem的电压缩放。参看图5的视图，存储器500包含存储器单元502 (例如，6T SRAM单元)。存储器 单元502包含电平移位器/电路402以对存储器单元的Vddmem进行电压缩放。存储器500 进一步包含字线逻辑504，字线逻辑504包含电平移位器/电路506 (例如，图3中的电路 302)，以缩放字线508到514上的电压。字线逻辑504经配置以根据从控制514接收的控 制来选择存储器阵列的字线(行)。举例来说，如果计算装置将向存储器单元502的右上方 存储器单元写入，那么字线逻辑504选择Wl<3>514以存取包含既定存储器单元的行。控制514可接收时钟信号534、计算装置将存取的存储器单元的存储器地址518， 和用以确定装置是要向存储器单元写入还是从存储器单元读取的读取/写入信号520。除 了向字线逻辑504发送控制信号以外，控制514还经配置以向MUX/Demux输入/输出逻辑 516发送控制信号。逻辑516经配置以接收待写入到存储器500的数据532，并发送待从存储器500 读取的数据532。逻辑516经配置以选择包含待存取的存储器单元502的位线522到528。 举例来说，如果待存取存储器单元502的右上方存储器单元，那么逻辑516选择bl3528。逻 辑516进一步依据是要执行读取还是写入来确定将接收还是发送数据532。在存储器500 中，逻辑516包含电平移位器/电路530。在一个实施例中，电平移位器/电路530可为用 于缩放BL电压的电路302。参看图6的视图，存储器600类似于图5的视图中的存储器500，区别在于字线逻 辑504和MUX/Demux逻辑516不包含电平移位器/电路506或530。相反，电压电平在被 逻辑504或516接收之前可降低，逻辑504或516使用所述电压来形成字线602到608和 位线610到616。举例来说，可将待由逻辑504和516接收的电力轨(power rail)设定为 0. 8v而不是1. 0v。在一个实施例中，单独的分压器使逻辑504和516接收到的电压降低以 产生WL和BL信号(例如，从l.Ov到0.8v)。因此，在读取和写入两者期间，用于逻辑1的 WL和BL电压电平小于用于Vdd的逻辑1电压电平。携载降低的电压的电力轨可由其它芯 片上组件进一步使用。因此，在一个实施例中，WL和BL是与其它组件相同的电压电平。存储器单元502仍包含电平移位器/电路402以对存储器单元的Vddmem进行电 压缩放。因此，存储器单元502的S匪维持在高电平。在所述实施例中，Vddmem可仅耦合 到存储器单元502。一个优点是电路(包含字线和位线)减去存储器阵列可使用共同降低 的电压电平，其可低于存储器阵列使用的电压电平。存储器阵列保持在较高的电压电平，因 此包含电压缩放电路，如单元稳定性所确定。示范性存储器的实例操作方法图7到图8分别是说明图5到图6的示范性存储器的实例操作方法的流程图。图 7的流程图说明用于对图5的存储器500的WL和BL电压以及电源电压Vddmem选择性地进 行电压缩放的方法。在702处开始，字线逻辑504选择字线508到514，且逻辑516选择位 线522到528，以存取由Addr<N:0>518寻址的存储器单元。前进到704，逻辑516依据读取 /写入信号520来确定计算装置是否将执行从选定存储器单元的读取。如果将执行读取，那么在706中，字线逻辑504对WL电压进行缩放，且逻辑516对BL电压进行缩放。在读取 期间的缩放的一个实施例中，电平移位器506和530包含图3的电路302以对WL和BL电 压进行缩放。将pwr_mode wl 304设定为逻辑1，且将WL 114或BL缩放成由cnt [η:0] 306 确定的电平。在对WL和BL电压进行缩放后，在708中，存储器500存取选定存储器单元并 输出数据532。如果在704中将不执行读取(即，将执行写入)，那么在710中，存储器单元的电 路402(图4)对电源电压Vddmem进行缩放。在写入期间的缩放的一个实施例中，存储器单 元502中的每一存储器单元可耦合到图4中的电路402以对Vddmem 108进行缩放。因此， wren 404是逻辑1 (写入)，且pwrjnode 406是逻辑1以启用缩放。Cnt [η:0] 408接着通过 控制可变晶体管W[n:0]412来确定Vddmem 108的经缩放的电压电平。前进到712，存储器 500使用用于选定存储器单元的经缩放的Vddmem 108将数据532写入到选定存储器单元。图8的流程图说明用于对图6的存储器600的电源电压Vddmem选择性地进行电 压缩放的方法。在802处开始，存储器500可经由例如分压器使待用于WL和BL的电压降 低。逻辑504和516因此可使用降低的电压电平经由图2中的常规电路202输出WL和BL 电压。因此，在存储器的一个实施例中，当Vdd是逻辑1时(包含在存储器写入期间)，WL 和BL电压小于Vdd。因为所述实施例的缘故，通过对存储器单元502处的Vddmem 108进行 电压缩放，在读取和写入期间的噪声容限保持在可接受的水平。前进到804，字线逻辑504 选择字线602到608，且逻辑516选择位线610到616以存取由AddKN:0>518寻址的存储 器单元。前进到806，逻辑516依据读取/写入信号520确定计算装置是否将执行从选定存 储器单元的读取。如果将执行读取，那么在808中，存储器600存取选定存储器单元且输出 数据532。因此，在读取期间存储器单元上的Vdd不被缩放。如果在806中将不执行读取(即，将执行写入)，那么在810中，耦合到选定存储器 单元的电路402(图4)对电源电压Vddmem进行缩放。在写入期间的缩放的一个实施例中， 存储器单元502中的每一存储器单元可耦合到图4中的电路402以对VddmemlOS进行缩放。 因此，wren 404是逻辑1 (写入)，且pwr_mode 406是逻辑1以启用缩放。Cnt[n:0]408接 着通过控制可变晶体管W[n:0]412来确定Vddmem 108的经缩放的电压电平。前进到812， 存储器600使用用于选定存储器单元502的经缩放的Vddmem 108将数据532写入到选定 存储器单元502。包含上述特征的实例装置如上文描述的低功率高良率存储器可包含在任何处理装置(包含存储器，例如 SRAM)中。虽然将低功率高良率存储器说明为包含在数字信号处理器中，但低功率高良率存 储器可在计算装置中的处理器外部(例如，单独的随机存取存储器)。图9到图13的一般 视图说明可并入有低功率高良率存储器以用于在存储器读取和写入期间进行电压缩放的 实例装置。图9是说明便携式通信装置900的示范性实施例的视图。如图9的一般视图中 所说明，便携式通信装置包含芯片上系统902，所述芯片上系统902包含数字信号处理器 (DSP)904。图9的一般视图还展示显示控制器906，其耦合到数字信号处理器(DSP)904和 显示器908。此外，输入装置910耦合到DSP 904。如图所示，存储器912耦合到DSP 904。
10此外，编码器/解码器(CODEC) 914可耦合到DSP 904。扬声器916和麦克风918可耦合到 CODEC 914。图9的一般视图进一步说明无线控制器920，其耦合到数字信号处理器904和无线 天线922。在特定实施例中，电源924耦合到芯片上系统902。此外，在特定实施例中，如图 9中说明，显示器926、输入装置930、扬声器916、麦克风918、无线天线922和电源924在芯 片上系统902外部。然而，其每一者耦合到芯片上系统902的组件。在特定实施例中，DSP 904包含如图5和图6中描述的低功率高良率存储器962，以便在存储器存取期间降低功率 损耗。在另一实施例中，存储器912可为图5和图6中描述的低功率高良率存储器。图10是说明蜂窝式电话1000的示范性实施例的视图。如图所示，蜂窝式电话1000 包含芯片上系统1002，所述芯片上系统1002包含耦合在一起的数字基带处理器1004和模 拟基带处理器1006。在特定实施例中，数字基带处理器1004是数字信号处理器。如图10 的一般视图中说明，显示控制器1008和触摸屏控制器1010耦合到数字基带处理器1004。 在芯片上系统1002外部的触摸屏显示器1012又耦合到显示控制器1008和触摸屏控制器 1010。图10的一般视图进一步说明视频编码器1014(例如，正交平衡调幅逐行倒相 (PAL)编码器、行轮换调频(sequential couleur a memo ire, SECAM)编码器或正交平衡调 幅(NTSC)编码器)耦合到数字基带处理器1004。此外，视频放大器1016耦合到视频编码 器1014和触摸屏显示器1012。并且，视频端口 1018耦合到视频放大器1016。如图10的 一般视图中描绘，通用串行总线(USB)控制器1020耦合到数字基带处理器1004。并且，USB 端口 1022耦合到USB控制器1020。存储器1024和订户身份模块(SIM)卡1026也可耦合 到数字基带处理器1004。此外，如图10的一般视图中所示，数码相机1028可耦合到数字基 带处理器1004。在示范性实施例中，数码相机1028是电荷耦合装置(CXD)相机或互补金 属-氧化物半导体(CMOS)相机。如图10的一般视图中进一步说明，立体声音频CODEC 1030可耦合到模拟基带处 理器1006。此外，音频放大器1032可耦合到立体声音频CODEC 1030。在示范性实施例中， 第一立体声扬声器1034和第二立体声扬声器1036耦合到音频放大器1032。麦克风放大器 1038也可耦合到立体声音频CODEC 1030。此外，麦克风1040可耦合到麦克风放大器1038。 在特定实施例中，调频(FM)无线电调谐器1042可耦合到立体声音频CODEC 1030。并且， FM天线1044耦合到FM无线电调谐器1042。此外，立体声耳机1046可耦合到立体声音频 CODEC 1030。图10的一般视图进一步说明射频(RF)收发器1048可耦合到模拟基带处理器 1006。RF开关1050可耦合到RF收发器1048和RF天线1052。小键盘1054可耦合到模拟 基带处理器1006。并且，具有麦克风的单声道头戴受话器1056可耦合到模拟基带处理器 1006。此外，振动器装置1058可耦合到模拟基带处理器1006。图10的一般视图还展示电 源1060可耦合到芯片上系统1002。在特定实施例中，电源1060是直流(DC)电源，其向蜂 窝式电话1000的各个组件提供电力。此外，在特定实施例中，所述电源是可再充电的DC电 池或从交流电(AC)导出到耦合到AC电源的DC变压器的DC电源。如图10的一般视图中所描绘，触摸屏显示器1012、视频端口 1018、USB端口 1022、 相机1028、第一立体声扬声器1034、第二立体声扬声器1036、麦克风1040、FM天线1044、立
11体声耳机1046、RF开关1048、RF天线1050、小键盘1052、单声道头戴受话器1056、振动器 1058和电源1060可在芯片上系统1002外部。在特定实施例中，数字基带处理器1004可包 含多模式寄存器堆1060，以便在寄存器堆1060不处于第一模式(不存储用于有效线程的操 作数)时存储例如分支预测信息。在特定实施例中，DSP 1004包含如图5和图6中描述的 低功率高良率存储器1062，以便在存储器存取期间降低功率损耗。在另一实施例中，存储器 1024可为如图5和图6中描述的低功率高良率存储器。图11是说明无线因特网协议(IP)电话1100的示范性实施例的视图。如图所 示，无线IP电话1100包含芯片上系统1102，所述芯片上系统1102包含数字信号处理器 (DSP) 1104。显示控制器1106可耦合到DSP1104，且显示器1108耦合到显示控制器1106。 在示范性实施例中，显示器1108是液晶显示器(IXD)。图11进一步展示小键盘1110可耦 合到 DSP 1104。快闪存储器1112可耦合到DSPl 104。同步动态随机存取存储器(SDRAM) 1114、静态 随机存取存储器(SRAM) 1116和电可擦除可编程只读存储器(EEPROM) 1118也可耦合到DSP 1104。图11的一般视图还展示发光二极管(LED) 1120可耦合到DSP 1104。此外，在特定实 施例中，语音CODEC 1122可耦合到DSP 1104。放大器1124可耦合到语音CODEC 1122，且 单声道扬声器1126可耦合到放大器1124。图11的一般视图进一步说明耦合到语音CODEC 1122的单声道头戴受话器1128。在特定实施例中，单声道头戴受话器1128包含麦克风。无线局域网(WLAN)基带处理器1130可耦合到DSP 1104。RF收发器1132可耦 合到WLAN基带处理器1130，且RF天线1134可耦合到RF收发器1132。在特定实施例中， 蓝牙控制器1136也可耦合到DSP 1104，且蓝牙天线1138可耦合到控制器1136。图11的 一般视图还展示USB端口 1140也可耦合到DSP 1104。此外，电源1142耦合到芯片上系统 1102，并向无线IP电话1100的各个组件提供电力。如图11的一般视图中指示，显示器1108、小键盘1110、LED 1120、单声道扬声器 1126、单声道头戴受话器1128、RF天线1134、蓝牙天线1138、USB端口 1140和电源1142可 在芯片上系统1102外部且耦合到芯片上系统1102的一个或一个以上组件。在特定实施例 中，DSP 1104包含如图5和图6中描述的低功率高良率存储器1162，以便在存储器存取期 间降低功率损耗。在另一实施例中，SDRAM 1114和/或SRAM 1116可为如图5和图6中描 述的低功率高良率存储器。图12是说明便携式数字助理(PDA) 1200的示范性实施例的视图。如图所示，PDA1200包含芯片上系统1202，所述芯片上系统1202包含数字信号处理器 (DSP) 1204。触摸屏控制器1206和显示控制器1208耦合到DSP 1204。此外，触摸屏显示器 1210耦合到触摸屏控制器1206并耦合到显示控制器1208。图12的一般视图还展示小键 盘1212可耦合到DSP 1204。在特定实施例中，立体声音频CODEC 1226可耦合到DSP 1204。第一立体声放大器 1228可耦合到立体声音频CODEC 1226，且第一立体声扬声器1230可耦合到第一立体声放 大器1228。此外，麦克风放大器1232可耦合到立体声音频CODEC 1226，且麦克风1234可 耦合到麦克风放大器1232。图12的一般视图进一步展示第二立体声放大器1236可耦合到 立体声音频C0DEC1226，且第二立体声扬声器1238可耦合到第二立体声放大器1236。在特 定实施例中，立体声耳机1240也可耦合到立体声音频CODEC 1226。
图12的一般视图还说明802. 11控制器1242可耦合到DSP 1204，且802. 11天线 1244可耦合到802. 11控制器1242。此外，蓝牙控制器1246可耦合到DSP 1204，且蓝牙天 线1248可耦合到蓝牙控制器1246。USB控制器1250可耦合到DSP 1204，且USB端口 1252 可耦合到USB控制器1250。此外，智能卡1254(例如，多媒体卡(MMC)或安全数字卡(SD)) 可耦合到DSP 1204。此外，电源1256可耦合到芯片上系统1202，且可向PDA1200的各个组 件提供电力。如图12的一般视图中指示，显示器1210、小键盘1212、IrDA端口 1222、数码相 机1224、第一立体声扬声器1230、麦克风1234、第二立体声扬声器1238、立体声耳机1240、 802. 11天线1244、蓝牙天线1248、USB端口 1252和电源1250可在芯片上系统1202外部， 且耦合到芯片上系统上的一个或一个以上组件。在特定实施例中，DSP 1204包含如图5和 图6中描述的低功率高良率存储器1262，以便在存储器存取期间降低功率损耗。在另一实 施例中，SDRAM 1218和/或SRAM(未图示)可为如图5和图6中描述的低功率高良率存储
ο图13是说明音频文件播放器(例如，MP3播放器)1300的示范性实施例的视图。 如图所示，音频文件播放器1300包含芯片上系统1302，所述芯片上系统1302包含数字信 号处理器(DSP) 1304。显示控制器1306可耦合到DSP 1304，且显示器1308耦合到显示控 制器1306。在示范性实施例中，显示器1308是液晶显示器(IXD)。小键盘1310可耦合到 DSP 1304。如图13的一般视图中进一步描绘，快闪存储器1312和只读存储器(ROM) 1314可 耦合到DSP 1304。此外，在特定实施例中，音频CODEC 1316可耦合到DSP 1304。放大器 1318可耦合到音频CODEC 1316，且单声道扬声器1320可耦合到放大器1318。图13的一般 视图进一步指示，麦克风输入1322和立体声输入1324也可耦合到音频CODEC 1316。在特 定实施例中，立体声耳机1326也可耦合到音频CODEC 1316。USB端口 1328和智能卡1330可耦合到DSP 1304。此外，电源1332可耦合到芯片 上系统1302，且可向音频文件播放器1300的各个组件提供电力。如图13的一般视图中指示，显示器1308、小键盘1310、单声道扬声器1320、麦克 风输入1322、立体声输入1324、立体声耳机1326、USB端口 1328和电源1332在芯片上系 统1302外部，且耦合到芯片上系统1302上的一个或一个以上组件。在特定实施例中，DSP 1304包含如图5和图6中描述的低功率高良率存储器1362，以便在存储器存取期间降低功 率损耗。在另一实施例中，耦合到DSP 1304的存储器(未图示)可为如图5和图6中描述 的低功率高良率存储器。Μ 已仅出于说明和描述的目的呈现了对本文揭示的发明性概念的实施例的以上描 述，且不希望其是详尽的或将本文揭示的发明性概念限于所揭示的精确形式。在不偏离本 文揭示的发明性概念的精神和范围的情况下，所属领域的技术人员了解众多修改和改动。
权利要求
一种系统，其包括存储器单元，其经配置以接收存储器电源电压；以及存储器电源电压控制电路，其经配置以针对对所述存储器单元的写入而将所述存储器电源电压从第一存储器电源电压电平修改为第二存储器电源电压电平。
2.根据权利要求1所述的系统，其进一步包括字线控制逻辑，其耦合到所述存储器单元，其中所述字线控制逻辑经配置以输出字线 电压；以及字线电压控制电路，其经配置以针对从所述存储器单元的读取而将所述字线电压从第 一字线电压电平修改为第二字线电压电平。
3.根据权利要求2所述的系统，其中所述字线电压控制电路是分压器。
4.根据权利要求2所述的系统，其中所述字线电压控制电路包含启用输入，所述启用 输入经配置以使得所述字线电压控制电路能够修改所述字线电压。
5.根据权利要求2所述的系统，其中所述字线电压控制电路包含选择输入，以确定所 述第二字线电压电平。
6.根据权利要求2所述的系统，其进一步包括位线控制逻辑，其可耦合到所述存储器单元，其中所述位线控制逻辑经配置以输出位 线电压；以及位线电压控制电路，其经配置以针对从所述存储器单元的读取而将所述字线电压从第 一位线电压电平修改为第二位线电压电平。
7.根据权利要求4所述的系统，其中所述位线电压控制电路是分压器。
8.根据权利要求1所述的系统，其中所述存储器电源电压控制电路包含启用输入，所 述启用输入经配置以使得所述存储器电源电压控制电路能够修改所述存储器电源电压。
9.根据权利要求1所述的系统，其中所述存储器电源电压控制电路包含选择输入，以 确定所述第二存储器电源电压电平。
10.根据权利要求1所述的系统，其进一步包括第二存储器单元，其用以接收第二存储器电源电压；以及第二存储器电源电压控制电路，其经配置以针对对所述存储器单元的写入而将所述第 二存储器电源电压维持在所述第一存储器电源电压电平。
11.一种方法，其包括针对对存储器单元的写入而将所述存储器单元的存储器电源电压从第一存储器电源 电压电平修改为第二存储器电源电压电平；以及使用处于所述第二存储器电源电压电平的所述存储器电源电压来执行对所述存储器 单元的所述写入。
12.根据权利要求11所述的方法，其进一步包括针对从所述存储器单元的读取而将可耦合到所述存储器单元的字线控制逻辑的字线 电压从第一字线电压电平修改为第二字线电压电平。
13.根据权利要求12所述的方法，其进一步包括针对对所述存储器单元的写入而将所 述字线电压从所述第一字线电压电平修改为所述第二字线电压电平。
14.根据权利要求12所述的方法，其进一步包括依据字线选择输入确定用于所述字线电压的所述第二字线电压电平。
15.根据权利要求12所述的方法，其进一步包括针对从所述存储器单元的读取而将可耦合到所述存储器单元的位线控制逻辑的位线 电压从第一位线电压电平修改为第二位线电压电平。
16.根据权利要求12所述的方法，其进一步包括针对对所述存储器单元的写入而将所 述位线电压从所述第一位线电压电平修改为所述第二位线电压电平。
17.根据权利要求11所述的方法，其进一步包括依据存储器电源选择输入确定用于所 述存储器电源电压的所述第二存储器电源电压电平。
18.一种系统，其包括用于针对对存储器单元的写入而将所述存储器单元的存储器电源电压从第一存储器 电源电压电平修改为第二存储器电源电压电平的装置；以及用于使用处于所述第二存储器电源电压电平的所述存储器电源电压来执行对所述存 储器单元的所述写入的装置。
19.根据权利要求18所述的系统，其进一步包括用于针对从所述存储器单元的读取而将可耦合到所述存储器单元的字线控制逻辑的 字线电压从第一字线电压电平修改为第二字线电压电平的装置。
20.根据权利要求18所述的系统，其进一步包括用于针对从所述存储器单元的读取而将可耦合到所述存储器单元的位线控制逻辑的 位线电压从第一位线电压电平修改为第二位线电压电平的装置。
全文摘要
本发明描述一种用于低功率高良率存储器的系统。所述系统包含经配置以接收存储器电源电压(108)的存储器单元。所述系统进一步包含经配置以针对对所述存储器单元的写入而将所述存储器电源电压(108)从第一存储器电源电压电平(206)修改为第二存储器电源电压电平(416)的存储器电源电压控制电路(402)。此外，所述系统包括用于针对对所述存储器单元的写入而降低字线选择电平的装置。
文档编号G11C11/417GK101903954SQ200880121041
公开日2010年12月1日 申请日期2008年11月7日 优先权日2007年11月8日
发明者贝克尔·S·穆罕默德 申请人:高通股份有限公司