专利名称：低位线摆幅的低功耗静态随机存储器的制作方法
技术领域：
本发明是一种高性能存储器的设计，属于集成电路制造的技术领域。
背景技术：
随着集成电路设计工艺水平的不断提高以及电子市场的强烈需求，高性能系统级芯片(SoC)应运而生。为了提高性能，通常SoC中内嵌了大量存储器，其面积高达整个SoC芯片面积的50％-60％，存储器功耗占整个SoC芯片功耗的25％-40％。针对嵌入式处理器而言，通常内嵌Cache和片上RAM，而这些都是由SRAM(静态随机存储器)组成。因此SRAM功耗问题越来越引起人们的关注。
SRAM的功耗主要由三个部分组成。一是动态功耗，即电容充放电所消耗的功耗。二是短路功耗，即电源和地导通时所消耗的功耗。三是MOS管泄漏电流所引起的静态功耗。在三种功耗中动态功耗所占比重最大，而SRAM中位线连接许多存储体单元，其电容负载很大，位线充放电所引起的动态功耗很大，占到总体动态功耗的80％，所以优化位线动态功耗对整个SRAM功耗影响很大。位线动态功耗可以用式(1)表示 f和 分别是位线的转换频率和电容负载， 是位线电压摆幅， 是电源电压。由上式可以看出在转换频率和电源电压固定的条件下，位线功耗的优化有两种方法一是降低位线电容，这种方法基本思想是对存储体阵列进行分割，减少位线上的存储单元数目，从而减少电容负载。二是减少位线电压摆幅。由于SRAM进行写操作时Vswing达到VDD，而读操作时Vswing很小，所以Vswing研究主要集中在写操作周期。例如VDD/2位线摆幅，电流模式写操作，类似灵敏放大器的存储体单元设计。
但以上这些方法都是针对进行写操作的存储单元位线摆幅进行改进，而没有考虑被字线选中，却不进行写操作的存储单元位线摆幅。这些存储单元位线摆幅所消耗的位线动态功耗也是很大的。
发明内容
技术问题为了减少上述不必要的位线动态功耗，本发明设计了一种低位线摆幅的低功耗静态随机存储器，相比较位线Vswing达到VDD的常规(FVBS)SRAM，在时间，面积等性能指标变化很小的条件下，在写操作周期可以使未选中存储单元位线Vswing降低50％，有效地降低了动态功耗。
技术方案本发明的低位线摆幅的低功耗静态随机存储器(LVBS SRAM)包括基于电荷共享的预充电电路、存储体单元、行解码器、列解码器、选择器、读写控制电路、灵敏放大器、输入处理电路；其中，基于电荷共享的预充电电路的“位线”端分别接选择器的“双向端口”，行解码器与“字线”相接，在每对两相邻的“位线”上分别接有一个存储体单元，存储体单元的“字线”端接在“字线”上；列解码器输出端分别接选择器的“使能信号”端读写控制电路的输入端接读写信号，输出端中的“放大器使能信号”接灵敏放大器，输出端中的“写使能信号”接输入处理电路；输入处理电路、的输出端分别接灵敏放大器以及选择器的输入端。基于电荷共享的预充电电路中，电荷共享电路的“时钟”端接反相器“U2”的输出端，电荷共享电路的“数据”端接反相器“U3”的输出端，电荷共享电路的“输出1、输出2”端分别接位线预充电电路“U6、U7”的“电压1、电压2”端；D触发器“U1”的输出端接反相器“U4”的输入端，反相器“U4”的输出端分别接位线预充电电路“U6、U7”的“预充电信号2”端；反相器“U5”的输出端分别接预充电电路“U6、U7”的“预充电信号1”端。电荷共享电路“U0”由两路电荷共享驱动电路组成，每一路电荷共享驱动电路中，D触发器“U00”的两个输入端接“数据、时钟”信号输入，D触发器“U0”的输出端接两输入异或门“U01”，两输入异或门“U01”的输出端接两输入与非门“U02”，两输入与非门“U02”的输出端接反相器“U09”，反相器“U09”的两端分别接传输门“U10”的两端；两输入与非门“U03”、两输入或非门“U04”的输入端接“数据、时钟”信号输入，两输入与非门“U03”的输出端接PMOS晶体管“U05”的栅极，两输入或非门“U04”的输出端接NMOS晶体管“U06”的栅极。
预充电电路设计在SRAM预充电电路中采用了电荷共享方法，电荷共享电路如图2所示由电荷共享电路可知，当时钟信号为‘0’时，连接输出1、输出2的传输门关闭，无论数据信号的取值，电荷共享驱动电路中两个MOS管U05、U06只能有一个被打开。所以输出1、输出2只有一个输出为VDD，另一个输出为GND。当数据信号在时钟信号变为‘1’后改变，U05、U06同时关闭，异或门U01输出为‘1’，传输门U10、U11打开。只要输出负载电容相等，根据电荷守恒原理，输出1、输出2的电压均变为VDD/2。
根据电荷共享电路，设计出SRAM低电压预充电电路。
SRAM低电压预充电电路中电荷共享电路的输出1和输出2分别连接64个位线预充电电路，位线预充电电路由三个NMOS管组成，输出1和输出2分别是通过N1、N3与位线相连，时钟信号初始化为‘0’，预充电信号透明传输的经过U1，这样预充电信号1和预充电信号2信号均为预充电信号取反。当进行读写操作时预充电信号为‘1’，输出1和输出2输出为VDD和GND。当读写操作完成，时钟信号和预充电信号依次改变为‘1’和‘0’。这样预充电信号1信号改变为‘1’，预充电信号2信号由于U1的锁存作用仍然保持为‘0’，此时MOS管N1、N3仍然关断而MOS管N2导通。由于位线预充电电路中位线1和位线2连接晶体管数目相同并且长度一样，因此电容负载相同，电荷共享从而使两条位线电压相等。同时电荷共享电路中连接两条输出端口的传输门打开，由于输出电容负载相同，所以输出1和输出2均为VDD/2。达到电压稳定后时钟信号改变为‘0’，这样预充电信号透明传输的经过U1，MOS管N1、N3打开。由于输出1和输出2上的电容负载改变，使得电荷重新分配，最终达到稳定后位线1和位线2上电压均低于VDD/2。从而实现了低电压位线。
1.位线功耗分析在SRAM存储体结构中，当进行读写操作时行译码器输出使字线使能，选择一行存储体单元。列解码器作为2n选一Mux的控制信号，同时选择2n位数据进入相应存储体单元。由图4分析可知，当字线为‘1’后，在每2n个存储体单元中只有一个被选中进行操作，其余2n-1个存储体单元位线电压虽然也有摆幅，但不参与写操作。这种情况下位线功耗为
对于FVBS SRAM以及LVBS SRAM，在字线信号为‘1’之前使参与写操作的存储体单元的两条位线电压变化为VDD和GND。这样使得两种SRAM中参与写操作的存储体单元的位线摆幅均达到了VDD。当字线信号为‘1’时，两种SRAM中参与写操作的存储体单元位线电压相同，因此写操作的访问时间也相同。图5显示当字线信号为‘1’时，未选中存储体单元分别在FVBS SRAM与LVBS SRAM中的位线电压摆幅。
由式(2)以及图6可以近似得出两种结构SRAM位线功耗分别为 因此在进行写操作时，在转换频率、电容负载相同的条件下，n越大，LVBS SRAM降低位线功耗越多。当n很大时，可以降低将近50％位线功耗。
2、SNM(静态噪声容限)分析当字线为‘1’，位线和内部存储体节点相连，可能造成内部节点电压改变从而引起存储体单元状态改变。SRAM存储体的SNM被定义成在可以引起状态翻转的最小干扰电压Vn。
当字线为‘1’，由于FVBS SRAM位线预充电到VDD，存储体单元‘0’节点电压可能会升高，引起状态翻转。LVBS SRAM位线电压低于VDD，存储体单元‘1’节点电压可能会降低，引起状态翻转。假设位线电压为极值电压‘0’，根据以上叙述得到带有Vn的SRAM存储体电路图7。
经过计算得出FVBS SRAM的SNM为0.9V，LVBS SRAM结构SNM为0.7V。虽然SNM有所减少，但LVBS SRAM存储体节点电压摆幅最大为0.4V，在SNM允许的范围内，因此存储体单元处于稳定状态。
有益效果；对于低功耗SRAM研究，国外都是针对进行写操作的存储单元位线摆幅进行改进，而没有考虑被字线选中，却不进行写操作的存储单元位线摆幅。本发明设计了一种具有低位线摆幅(LVBS)SRAM结构，相比较位线Vswing达到VDD的常规(FVBS)SRAM，在时间，面积等性能指标变化很小的条件下，在写操作周期可以使未选中存储单元位线Vswing降低1/2，有效降低了动态功耗。
图1为电荷共享电路的结构示意图。其中有D触发器U00、两输入异或门U01、两输入与非门U02，U03、两输入或非门U04、PMOS晶体管U05NMOS晶体管U06、反相器U07，U08，U09，U12、传输门U10，U11。
图2为SRAM低电压预充电电路示意图。其中有电荷共享电路U0、D触发器U1、反相器U2，U3，U4，U5、位线预充电电路U6，U7。
图3为SRAM低电压预充电电路信号波形图。
图4为SRAM存储体结构示意图。其中有基于电荷共享的预充电电路1，存储体单元2，行解码器3，列解码器4，选择器5，读写控制电路6，灵敏放大器7，输入处理电路8。
图5是两种SRAM未选中存储体单元的位线电压摆幅示意图，其中(a)FVBS SRAM电压摆幅；(b)LVBS SRAM电压摆幅。
图6为位线电压摆幅示意图。
图7是带有Vn的SRAM存储体电路示意图。其中(a)FVBS SRAM；(b)LVBS SRAM。
具体实施例方式
本发明的低位线摆幅的低功耗静态随机存储器包括基于电荷共享的预充电电路1、存储体单元2、行解码器3、列解码器4、选择器5、读写控制电路6、灵敏放大器7、输入处理电路8；其中，基于电荷共享的预充电电路1的“位线”端分别接选择器5的“双向端口”，行解码器3与“字线”相接，在每对两相邻的“位线”上分别接有一个存储体单元2，存储体单元2的“字线”端接在“字线”上；列解码器4输出端分别接选择器5的“使能信号”端；读写控制电路6的输入端接读写信号，输出端中的“放大器使能信号”接灵敏放大器7，输出端中的“写使能信号”接输入处理电路8；输入处理电路8、的输出端分别接灵敏放大器7以及选择器5的输入端。基于电荷共享的预充电电路1中，电荷共享电路U0的“时钟”端接反相器“U2”的输出端，电荷共享电路U0)的“数据”端接反相器“U3”的输出端，电荷共享电路U0的“输出1、输出2”端分别接位线预充电电路U6、U7的“电压1、电压2”端；D触发器U1的输出端接反相器U4的输入端，反相器U4的输出端分别接位线预充电电路U6、U7的“预充电信号2”端；反相器U5的输出端分别接预充电电路U6、U7的“预充电信号1”端。
电荷共享电路U0由两路电荷共享驱动电路组成，每一路电荷共享驱动电路中，D触发器U00的两个输入端接“数据、时钟”信号输入，D触发器U0的输出端接两输入异或门U01，两输入异或门U01的输出端接两输入与非门U02，两输入与非门U02的输出端接反相器U09，反相器U09的两端分别接传输门U10的两端；两输入与非门U03、两输入或非门U04的输入端接“数据、时钟”信号输入，两输入与非门U03的输出端接PMOS晶体管U05的栅极，两输入或非门U04的输出端接NMOS晶体管U06的栅极。
比较采用全定制方法设计容量为4K字节的FVBS SRAM与LVBS SRAM。两种结构均采用如图3所示的存储体结构。其中三条地址线作为列解码器输入。根据式(4)和式(5)可以推导出FVBS SRAM与LVBS SRAM位线功耗分别为
从式(6)、式(7)推算出进行写操作时，LVBS SRAM可以节约44％的位线功耗。由于位线功耗占整个动态功耗的80％左右，因此动态功耗可以节约35％左右。
假定工作频率为50MHz，采用Synopsys nanosim和Charter公司0.25uM模型进行仿真，实验结果如表一所示。
表一两种结构SRAM性能比较
从实验结果可以看出两种结构SRAM访问时间基本相同，这与文中第三部分中有关访问时间的分析一致。当SRAM进行写操作时LVBS SRAM动态功耗比FVBS SRAM动态功耗减少37％，总功耗减少33％。当SRAM进行读写操作时，LVBS SRAM动态功耗比FVBS SRAM动态功耗减少3％，总功耗减少28％。考虑到预充电电路中增加了一些额外的电路负载，消耗了一些功耗。实验结果与理论推导相符合。
权利要求
1.一种低位线摆幅的低功耗静态随机存储器，其特征在于该存储器包括基于电荷共享的预充电电路(1)、存储体单元(2)、行解码器(3)、列解码器(4)、选择器(5)、读写控制电路(6)、灵敏放大器(7)、输入处理电路(8)；其中，基于电荷共享的预充电电路(1)的“位线”端分别接选择器(5)的“双向端口”，行解码器(3)与“字线”相接，在每对两相邻的“位线”上分别接有一个存储体单元(2)，存储体单元(2)的“字线”端接在“字线”上列解码器(4)输出端分别接选择器(5)的“使能信号”端；读写控制电路(6)的输入端接读写信号，输出端中的“放大器使能信号”接灵敏放大器(7)，输出端中的“写使能信号”接输入处理电路(8)；输入处理电路(8)、的输出端分别接灵敏放大器(7)以及选择器(5)的输入端。
2.根据权利要求1所述的低位线摆幅的低功耗静态随机存储器，其特征在于基于电荷共享的预充电电路(1)中，电荷共享电路(U0)的“时钟”端接反相器“U2”的输出端，电荷共享电路(U0)的“数据”端接反相器“U3”的输出端，电荷共享电路(U0)的“输出1、输出2”端分别接位线预充电电路(U6、U7)的“电压1、电压2”端D触发器(U1)的输出端接反相器(U4)的输入端，反相器(U4)的输出端分别接位线预充电电路(U6、U7)的“预充电信号2”端；反相器(U5)的输出端分别接预充电电路(U6、U7)的“预充电信号1”端。
3.根据权利要求1所述的低位线摆幅的低功耗静态随机存储器，其特征在于电荷共享电路(U0)由两路电荷共享驱动电路组成，每一路电荷共享驱动电路中，D触发器(U00)的两个输入端接“数据、时钟”信号输入，D触发器(U0)的输出端接两输入异或门(U01)，两输入异或门(U01)的输出端接两输入与非门(U02)，两输入与非门(U02)的输出端接反相器(U09)，反相器(U09)的两端分别接传输门(U10)的两端；两输入与非门(U03)、两输入或非门(U04)的输入端接“数据、时钟”信号输入，两输入与非门(U03)的输出端接PMOS晶体管(U05)的栅极，两输入或非门(U04)的输出端接NMOS晶体管(U06)的栅极。
全文摘要
低位线摆幅的低功耗静态随机存储器是一种高性能存储器的设计，该存储器包括基于电荷共享的预充电电路、存储体单元、行解码器、列解码器、选择器、读写控制电路、灵敏放大器、输入处理电路；其中，基于电荷共享的预充电电路的“位线”端分别接选择器的“双向端口”，行解码器与“字线”相接，在每对两相邻的“位线”上分别接有一个存储体单元，存储体单元的“字线”端接在“字线”上；列解码器输出端分别接选择器的“使能信号”端；读写控制电路的输入端接读写信号，输出端中的“放大器使能信号”接灵敏放大器，输出端中的“写使能信号”接输入处理电路；输入处理电路的输出端分别接灵敏放大器以及选择器的输入端。
文档编号G11C11/413GK1606096SQ20041006523
公开日2005年4月13日 申请日期2004年11月3日 优先权日2004年11月3日
发明者杨军, 顾明, 凌明, 时龙兴 申请人:东南大学