低功率sram单元的制作方法
【技术领域】
[0001] 本发明设及SRAM单元并且尤其设及具有减少的功率需求的该种单元。
【背景技术】
[0002] 数据存储是对于几乎所有现代数字电子系统的基本需求。静态读/写存储器 (SRAM)构成了该功能的主要部分，其相对容易集成由此提供快速存取和低功率。随着深亚 微米值SM)几何结构娃加工的出现，在维持低功耗的同时实现可靠的SRAM存储的任务变得 越来越有问题，而相反地，需求随着需要日益增大的存储器的电池供电的电子装置的激增 而增长。
[0003] 本发明提供了存储器单元的新设计，其同时设及性能的可靠性和功率两个方面。 所提出的方案本质上在读取操作期间没有吸引电流。它们还可W在读取步骤期间实现位 线之间的可选择的数据依赖路径，并且还利用位线的状态来确定单元是被访问来用于读取 (8t和1化版本）还是写入（仅1化版本）。此外，所提出的方案还可W在读取操作期间消 除存储元件的装载（8t和1化变型）并且还可W在写入操作期间消除存储元件的装载（仅 1化变型）。
[0004] 存储器单元的最常用的设计是图1所示的6-晶体管电路并且包括存储元件W 及附加的访问控制晶体管（MA1和M2)，存储元件由两个背靠背的反相器[MN1，MP1]和 [丽2,MP2]组成，附加的访问控制晶体管（MA1和M2)通过字线控制WL开启W形成单元数 据存储节点（N1和N2)与外部位线炬LA和BLB)之间的导电路径。写入至单元通过W下方 式来实现：将高电压施加至BLA或BLB中的一者，同时将低电压施加至另一者，之后将字线 WL驱动为高W激活存取路径，其允许保持在位线炬LA和BLB)上的电压电平W克服存储元 件的状态。字线之后被驱动为低W断开存储单元，而存储单元将其数据存储保持在新状态。 从单元读取通过W下方式来实现：在将字线WL驱动为高之前，最初将两位线驱动至理论上 高电平。之后，BLA或BLB中的一者经由存储单元的低压侧的访问控制装置被拉低。之后， 两个位线之间的电压电平的差异可W被感测并用于确定数据值。
[0005] 该单元的设计的一个关键部分是NMOS下拉晶体管（MN1和MN2)、NMOS访问控制装 置（MA1和M2)W及PMOS上拉装置（MP1和MP2)的驱动强度比：访问控制装置需要相对于 上拉装置足够大W保证单元状态在写入期间被重写，但是不能（相对于下拉装置）太大W 致单元在读取期间变得超负荷和不稳定，由此导致所存储的数据值丢失。
[0006] 因此，读取该单元的行为呈现了其最有挑战性的操作情况；在存储元件经由访问 控制装置被装载（即，访问控制装置开启并且两个位线为高）时保持单元的数据。伴随着 由于单独的装置的非常小的几何结构而在DSM技术上遭受的随机装置可变性的不可避免 的程度，同时满足在非常大的存储器（数千万比特）中的所有单元上的可写性和读取稳定 性标准变得非常有挑战性。
[0007] 为了减轻同时解决该些冲突需求的困难，越来越常见的做法是使用诸如图2所示 的8-晶体管单元设计。该通过增加W下两个额外的NMOS装置来有效地将电路的写入和读 取路径分开；其栅极被存储节点中的一个驱动的NMOS装置（MDR)、W及用作针对仅用于读 取操作的单独位线（RBL)的访问控制装置的NM0S装置（MAR)。在该8-t单元设计上的写入 操作与针对6-t单元的写入操作相同。然而，针对读取，代替写入字线WWL被驱动为高，单 一读取位线最初被预充电至高电压并且之后读取字线RWL被驱动为高。该使得能够实现从 读取位线经由单元至VSS的数据依赖放电路径，并且因而，读取位线邸L将保持高（由于其 电容）或被单元拉低。之后，读取位线的状态可W被感测W确定存储在所选择位中的数据 值。
[000引由传统的6-晶体管存储器单元构造的存储器块在图3中示出。其包含M行N列 的单元的阵列，其中字线水平地跨越阵列连接，W及位线垂直地延伸。在阵列的底部，存在 多路复用结构，其根据从由用户供给至存储器的地址获得的一组列选择信号（sel_l、sel_2 等）来选择哪一列被访问用于读取或写入）。该种块可W针对存储器输入/输出数据 字的每个位来复制。由此，需要N列来针对每单个位存储数据。列多路复用选择比率N的 值通常由架构和布局限制来确定；通常倾向于值4、8或16。最初在每个存储器存取之前， 所有列的位线被预充电至高状态（电路未示出）。
[0009] 针对写入操作，位线中的一个或另一个上的电压（根据所需输入数据值）被仅针 对所需列驱动为低，并且之后字线被触发为高足够长时间W将数据写入该单元中。类似地， 对于读取操作，在所需行上的字线被驱动为高，并且该使得该行上的所有单元试图将它们 的数据值映射（assert)至位线上。列中的一个将被列选择信号启用W驱动其位线电压至 读出放大器，读出放大器检测位线上的电压差W确定存储器单元的状态。
[0010] 尽管任何读取或写入操作在任意时间仅针对存储器块中N列中的一列，但存储器 单元中的访问控制装置将针对有效行中的每一列被启用。该导致在该些操作期间N-1个单 元都不必要地试图将它们的数据映射在各自的位线上。该既表示浪费的功率，并且还使该 些单元呈现它们的数据保持挑战状态（访问控制装置开启，位线为高），使得整个行易受外 部噪声影响。
[0011] 尽管在标准8-t单元中增加读取缓冲晶体管允许更灵活地优化性能（例如，读取 装置可W被制造得更大W实现更快的读取速度而不使得单元无法写入），但它没有解决读 取或写入操作中的功率浪费。读取路径仍然针对存储器块中的所有列被启用，即使仅一个 列是必要的，而写入路径与6-t单元相同，并面临同样的低效率和易受噪声影响。
[0012] 一些单元设计已经被公布，其试图通过增加列选择信号来仅启动被访问的单元W 解决该功率浪费。一个该样的设计在US7164596中描述，并且从图4可W理解，增加了与 访问控制装置串联的两个晶体管W及额外的列选择线CS，W使得仅WL和CS均为高时，单 元被访问。尽管该解决了浪费功率的问题，但没有解决所选择单元在读取期间易受噪声 影响的问题，并且实际上可能使得W实现稳健的读取和写入的装置强度的平衡更有问题。 US7808812中描述了除了局部地选通字线W外W类似原理操作的单元并且该单元也面临相 同的缺点。
[0013] US2010/0124099提供了一种SRAM单元，其包括具有存储节点的一对交叉禪合的 反相器、和NM0S晶体管，NM0S晶体管具有栅极端子、分别连接至存储节点、读取字线（RWL) 和读取位线（RBL)的第一和第二源极/漏极端子，其中，RWL和R化在读取操作期间被激活， 但在写入操作期间不被激活。该配置不提供第一和第二位线之间的数据依赖导电路径。
[0014] 考虑到W上，可W理解，仍存在对改进的配置的需求，其中，功耗可W被减小，同时 仍维持可接受的性能水平。
【发明内容】
[0015] 因此，本发明提供一种存储器单位，包括：存储元件，包括一对背靠背反相器，其分 别具有第一和第二存储访问节点；第一和第二电压线，所述一对背靠背反相器跨越第一和 第二电压线连接；第一访问控制晶体管，连接至第一存储节点；第二访问控制晶体管，连接 至第二存储节点；写入字线，连接至第一访问控制晶体管上的栅极和第二访问控制晶体管 上的栅极；第一位线，可操作地连接W用于控制第一存储节点；第二位线，可操作地连接W 用于控制第二存储节点；其特征在于第一和第二位线之间的数据依赖导电路径，其由存储 元件存储的数据来控制。
[0016] 在优选配置中，数据依赖导电路径包括两个MOS晶体管（MDR和MAR)，其形成两个 位线之间的、并由第