移位寄存单元、移位寄存器、栅极驱动电路和显示装置的制造方法
【技术领域】
[0001]本发明涉及显示装置领域，具体地，涉及一种移位寄存单元、一种包括该移位寄存单元的移位寄存器、一种包括该移位寄存器的栅极驱动电路和一种包括该栅极驱动电路的显示装置。
【背景技术】
[0002]随着科学技术的发展和消费者对高画质的需求，液晶显示面板也在朝着大尺寸、节能、轻薄、高分辨率的方向发展。液晶显示面板尺寸的增加意味着栅极线和数据线的电阻和电容增加，导致了电阻电容的延迟问题。这些问题使得液晶显示面板在关机时在画面中会出现残影现象。目前，主流电视或者高端移动显示面板都已经实现了全高清显示，即，分辨率为1920X1080。然而从液晶显示技术的发展趋势来看，未来液晶显示应该是实现超高清显示以上分辨率，即能够显示的分辨率超过3840X2160的图片。除了分辨率的增加外，在未来，更高的帧扫描频率，如，120Hz,240Hz也被当做是主流的扫描频率而用来驱动液晶显示器件。帧扫描频率的增加和分辨率的提高使得栅极每一行所扫描的时间大幅下降，这就意味着在有限的行扫描时间内，栅极驱动电压不能够完成对所选行像素的全部充电。
[0003]目前，使用预充电技术可以实现对高分辨率和高帧扫描频率的完全充电。但是，这需要使用多个时钟，并且如果相邻两行之间的栅极线充电时间重合不同，所需的时序控制也可能不同，并且栅极移位寄存器的级联关系也不同，这就增加了栅极驱动技术在大尺寸、高分辨率和超高清晰分辨率的产品上的应用难度，并且提高了成本，使得该产品不具备竞争力。
【发明内容】
[0004]本发明的目的在于提供一种移位寄存单元、一种包括该移位寄存单元的移位寄存器、一种包括该移位寄存器的栅极驱动电路和一种包括该栅极驱动电路的显示装置。所述移位寄存单元能够在不增加时钟信号的情况下延长充电时间。
[0005]为了是实现上述目的，作为本发明的一个方面，提供一种移位寄存单元，所述移位寄存单元包括:
[0006]上拉晶体管，所述上拉晶体管的栅极与上拉节点相连，所述上拉晶体管的第一极与高电平输入端相连；
[0007]下拉晶体管，所述下拉晶体管的栅极与下拉节点相连，所述下拉晶体管的第一极与所述上拉晶体管的第二极相连，所述下拉晶体管的第二极与低电平输入端相连；
[0008]存储电容，所述存储电容的第一端与所述上拉节点相连，所述存储电容的第二端与复位信号输入端相连，通过所述复位信号输入端输入复位信号，其中，所述移位寄存单元还包括:
[0009]驱动输入模块，所述驱动输入模块的第一端与所述存储电容的第一端相连，所述驱动输入模块的第二端与所述存储电容的第二端相连，所述驱动输入模块的第三端与低电平输入端相连，所述驱动输入模块还包括开始信号输入端和第一时钟信号输入端，通过所述开始信号输入端输入开始信号，通过所述第一时钟信号输入端输入时钟信号；和
[0010]驱动及输出拉低模块，所述驱动及输出拉低模块的第一端与所述下拉节点相连，所述驱动及输出拉低模块的第二端与所述上拉节点相连，所述驱动及输出拉低模块的第三端与高电平输入端相连，所述驱动及输出拉低模块的第四端与低电平输入端相连，其中，
[0011]所述开始信号和所述复位信号的脉冲宽度相同，且所述开始信号和所述复位信号的脉冲宽度为所述时钟信号的脉冲宽度的N倍，所述驱动输入模块和所述驱动及输出拉低模块设置为能够使得所述移位寄存单元的输出信号的脉冲宽度与所述开始信号的脉冲宽度相同，其中，N彡2。
[0012]优选地，所述驱动输入模块和所述驱动及输出拉低模块设置为:当所述复位信号和所述开始信号同时有效时或者只有所述复位信号有效时，所述驱动输入模块能够向所述驱动及输出拉低模块输出第三下拉控制信号，以将所述上拉节点与所述驱动及输出拉低模块断开，且所述驱动输入模块能够维持所述上拉节点处于高电平状态。
[0013]优选地，所述驱动输入模块和所述驱动及输出拉低模块设置为:
[0014]当只有所述开始信号有效时，所述驱动输入模块能够向所述驱动及输出拉低模块输出第一下拉控制信号，以控制所述下拉节点与所述低电平输入端导通；
[0015]当通过所述第一时钟信号输入端输入的时钟信号和所述开始信号有效且所述复位信号无效时，所述驱动输入模块能够向所述上拉节点输出有效信号，同时向所述存储电容充电，且能够继续向所述驱动及输出拉低模块输出所述第一下拉控制信号，以控制所述下拉节点与所述低电平输入端导通；
[0016]当只有通过所述第一时钟信号输入端输入的时钟信号有效时，所述驱动输入模块能够向所述驱动及输出拉低模块输出第二下拉控制信号，以控制所述下拉节点被上拉为高电平，并且控制所述上拉节点与所述低电平输入端导通；
[0017]当所述复位信号和通过所述第一时钟信号输入端输入的时钟信号有效且所述开始信号无效时，所述驱动输入模块能够向所述驱动及输出拉低模块输出第四下拉控制信号，以控制所述下拉节点被上拉为高电平，并且控制所述上拉节点与所述低电平输入端导通。
[0018]优选地，所述驱动输入模块包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，其中，
[0019]所述第一晶体管的栅极与第一时钟信号输入端相连，所述第一晶体管的第一极与所述开始信号输入端相连，所述第一晶体管的第二极与所述第三晶体管的第一极相连；
[0020]所述第二晶体管的栅极和第一极与所述开始信号输入端相连，所述第二晶体管的第二极与所述第三晶体管的栅极相连；
[0021]所述第三晶体管的第二极与所述存储电容的第一端以及所述上拉节点相连；
[0022]所述第四晶体管的栅极与所述存储电容的第二端相连，所述第四晶体管的第一极与所述第三晶体管的栅极相连，所述第四晶体管的第二极与所述低电平输入端相连。
[0023]优选地，所述驱动及输出拉低模块包括上拉控制晶体管、第一下拉控制晶体管、反相子模块和第二下拉控制晶体管，其中，
[0024]所述上拉控制晶体管的栅极与所述下拉节点相连，所述上拉控制晶体管的第一极与所述上拉节点相连，所述上拉控制晶体管的第二极与所述低电平输入端相连；
[0025]所述第一下拉控制晶体管的栅极与所述反相子模块的输出端相连，所述第一下拉控制晶体管的第一极与所述第一时钟信号输入端相连，所述第一下拉控制晶体管的第二极与所述下拉节点相连；
[0026]所述第二下拉控制晶体管的栅极与所述开始信号输入端相连，所述第二下拉控制晶体管的第一极与所述下拉节点相连，所述第二下拉控制晶体管的第二极与所述低电平输入端相连；
[0027]所述反相子模块的第一端与所述高电平输入端相连，所述反相子模块的第二端与所述低电平输入端相连，所述反相子模块的输入端与所述开始信号输入端相连。
[0028]优选地，所述反相子模块包括第七晶体管和第八晶体管，所述第七晶体管的第一极和栅极与所述高电平输入端相连，所述第七晶体管的第二极与所述第一下拉控制晶体管的栅极相连，所述第八晶体管的栅极与所述开始信号输入端相连，所述第八晶体管的第一极形成为所述反相子模块的输出端，并与所述第第一下拉控制晶体管的栅极相连，所述第八晶体管的第二极与所述低电平输入端相连。
[0029]优选地，所述驱动输入模块包括第一晶体管、第二晶体管和第三晶体管，其中，
[0030]所述第一晶体管的栅极和第一极与所述开始信号输入端相连，所述第一晶体管的第二极与所述第二晶体管的栅极相连；
[0031]所述第二晶体管的第一极与所述第一时钟信号输入端相连，所述第二晶体管的第二极形成为所述驱动输入模块的第一端，以与所述存储电容的第一端相连；
[0032]所述第三晶体管的栅极形成为所述驱动输入模块的第二端，以与所述存储电容的第二端相连，所述第三晶体管的第一极与所述第一晶体管的第二极相连，所述第三晶体管的第二极形成为所述驱动输入模块的第三端，以与所述低电平输入端相连；
[0033]所述驱动及输出拉低模块与所述第一晶体管的第一极相连。
[0034]优选地，所述驱动及输出拉低模块包括第四晶体管、第十六晶体管、第一反相子模块、下拉控制子模块、上拉控制晶体管、第一下拉控制晶体管、第二下拉控制晶体管和第三下拉控制晶体管，其中，
[0035]所述第四晶体管的栅极与所述第一反相子模块的输出端相连，所述第四晶体管的第一极与所述复位信号输入端相连，所述第四晶体管的第二极与所述第十六晶体管的第一极相连；
[0036]所述第十六晶体管的栅极与所述开始信号输入端相连，所述第十六晶体管的第二极与所述低电平输入端相连；
[0037]所述第一反相子模块的第一端与高电平输入端相连，所述第一反相子模块的第二端与所述低电平输入端相连，所述第一反相子模块的输入端与所述开始信号输入端相连；
[0038]所述上拉控制晶体管的栅极与所述下拉节点相连，所述上拉控制晶体管的第一极与所述上拉节点相连，所述上拉控制晶体管的第二极与所述低电平输入端相连；
[0039]所述第一下拉控制晶体管的栅极与所述下拉控制子模块的输出端相连，所述第一下拉控制晶体管的第一极能够至少在通过所述第一时钟信号端输入低电平时接入高电平，所述第一下拉控制晶体管的第二极与所述下拉节点相连；
[0040]所述第二下拉控制晶体管的栅极与所述开始信号输入端相连，所述第二下拉控制晶体管的第一极与所述下拉节点相连，所述第二下拉控制晶体管的第二极与所述低电平输入端相连；
[0041]所述第三下拉控制晶体管的第一极与所述第一时钟信号输入端相连，所述第三下拉控制晶体管的第二极与所述下拉节点相连，所述第三下拉控制晶体管的栅极与所述第四晶体管的第二极相连；
[0042]所述下拉控制子模块的第一端与所述高电平输入端相连，所述下拉控制子模块的第二端与所述低电平输入端相连，所述下拉控制子模块的输出端与所述第一下拉控制晶体管的栅极相连，在所述开始信号有效和/或所述复位信号有效时向所述下拉控制子模块输入高电平信号能够使得所述下拉控制子模块向所述第一下拉控制晶体管的栅极输出低电平信号，在所述复位信号结束后向所述下拉控制子模块输入低电平信号能够使得所述下拉控制子模块向所述第一下拉控制晶体管的栅极输出高电平信号。
[0043]优选地，所述第一反相子模块包括第七晶体管和第八晶体管，所述第八晶体管的栅极和第一极与所述高电平输入端相连，所述第八晶体管的第二极与所述第七晶体管的第一极相连，所述第七晶体管的栅极与所述开始信号输入端相连，所述第七晶体管的第二极与所述低电平信号输入端相连。
[0044]优选地，所述下拉控制子模块包括第十二晶体管、第十三晶体管和第十四晶体管，所述第十二晶体管的第一极和栅极与所述高电平输入端相连，所述第十二晶体管的第二极与所述第十三晶体管的第一极相连，所述第十三晶体管的栅极与所述开始信号输入端或者所述第一晶体管的第二极相连，所述第十三晶体管的第二极与所述低电平输入端相连，所述第十四晶体管的栅极与所述第四晶体管的第二极或所述复位信号输入端相连，所述第十四晶体管的第一极与所述下拉控制子模块的输出端相连，所述第十四晶体管的第二极与所述低电平输入端相连。
[0045]优选地，所述第一下拉控制晶体管的第一极与所述高电平输入端相连；或者，
[0046]所述移位寄存单元包括第二时钟信号输入端，通过所述第二时钟信号输入端输入的时钟信号与通过所述第一时钟信号端输入的时钟信号反相，所述第一下拉控制晶体管的第一极与所述第二时钟信号输入端相连。
[0047]作为本发明的另一方面，提供一种移位寄存器，所述移位寄存器包括移位寄存单
J L.ο
[0048]优选地，所述移位寄存器包括级联的多级移位寄存单元、高电平信号线、低电平信号线、第一时钟信号线、第二时钟信号线，其中，所述第一时钟信号线提供的时钟信号与所述第二时钟信号线提供的时钟信号相位相反，所述移位寄存单元为本发明所提供的上述移位寄存单元，所述第一时钟信号线与奇数级的移位寄存单元的第一时钟信号输入端相连，所述第二时钟信号线与偶数级的移位寄存单元的第一时钟信号输入端相连，所述高电平信号线与所述高电平输入端相连，所述低电平信号线与所述低电平信号输入端相连。
[0049]作为本发明的再一个方面，提供一种栅极驱动电路，所述栅极驱动电路包括移位寄存器，其中，所述移位寄存器为本发明所提供的上述移位寄存器。
[0050]作为本发明的还一个方面，提供一种显示装置，所述显示装置包括栅极驱动电路，其中，所述栅极驱动电路为本发明所提供的上述栅极驱动电路。
[0051]在本发明所提供的移位寄存单元中，通过设置驱动输入模块和驱动及输出拉低模块的结构可以实现只通过要改变开始信号的持续时间即可实现改变输出信号的持续时间，而无需对时钟信号进行改进，从而简化了移位寄存单元的结构。
[0052]当包括本发明所提供的移位寄存单元的移位寄存器对栅线进行充电时，只需通过改变开始信号(即，输入信号)持续的时间即可实现对栅线的充电时间的改变，而不需要进行时钟信号的改变，并且也不需要对电路进行改动和工艺改进，可以实现大尺寸、超高分辨率和高帧扫描频率窄边框产品上的应用，有效降低大尺寸、高分辨率和高帧扫描窄边框产品的工艺难度。
【附图说明】
[0053]附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的【具体实施方式】一起用于解释本发明，但并