不构成对本发明的限制。在附图中:
[0054]图1是本发明所提供的移位寄存单元的模块示意图；
[0055]图2(a)是本发明所提供的移位寄存单元的时序信号图，其中，N为2;
[0056]图2(b)是本发明所提供的移位寄存单元的时序信号图，其中，N为4;
[0057]图2(c)是本发明所提供的移位寄存单元的时序信号图，其中，N为6;
[0058]图2(d)是本发明所提供的移位寄存单元的时序信号图，其中，N为8;
[0059]图3是本发明所提供的移位寄存单元的第一种实施方式的电路图；
[0060]图4是本发明所提供的移位寄存单元的第二种实施方式的电路图；
[0061]图5是本发明所提供的移位寄存单元的第三种实施方式的电路图；
[0062]图6是本发明所提供的移位寄存单元的第四种实施方式的电路图；
[0063]图7是本发明所提供的移位寄存单元的第五种实施方式的电路图；
[0064]图8是本发明所提供的移位寄存单元的第六种实施方式的电路图；
[0065]图9是本发明所提供的移位寄存单元的第七种实施方式的电路图；
[0066]图10是本发明所提供的移位寄存单元的第八种实施方式的电路图；
[0067]图11是本发明所提供的移位寄存单元的第九种实施方式的电路图；
[0068]图12是本发明所提供的移位寄存单元的第十种实施方式的电路图；
[0069]图13(a)是图4至图12中所示的移位寄存单元的时序信号图，其中，N为2 ;
[0070]图13(b)是图4至图12中所示的移位寄存单元的时序信号图，其中，N为4 ;
[0071]图13(c)是图4至图12中所示的移位寄存单元的时序信号图，其中，N为6 ;
[0072]图13 (d)是是图4至图12中所不的移位寄存单兀的时序彳目号图，其中，N为8 ；
[0073]图14是本发明所提供的显示装置的第一种实施方式的电路示意图；
[0074]图15是本发明所提供的显示装置的第二种实施方式的电路示意图；
[0075]图16(a)是图14和图15中所示的显示装置中的各个信号的时序图，其中，N = 2 ；
[0076]图16(b)是图14和图15中所示的显示装置中的各个信号的时序图，其中，N = 4 ；
[0077]图16(c)是图14和图15中所示的显示装置中的各个信号的时序图，其中，N = 6 ；
[0078]图16(d)是图14和图15中所示的显示装置中的各个信号的时序图，其中，N = 8 ；
[0079]图17是本发明所提供的显示装置的第三种实施方式的电路示意图；
[0080]图18(a)是图19至图21中所示的显示装置中的各个信号的时序图，其中，N = 2 ；
[0081]图18(b)是图19至图21中所示的显示装置中的各个信号的时序图，其中，N = 4 ；
[0082]图18(c)是图19至图21中所示的显示装置中的各个信号的时序图，其中，N = 6 ；
[0083]图18(d)是图19至图21中所示的显示装置中的各个信号的时序图，其中，N = 8 ；
[0084]图19是本发明所提供的显示装置的第四种实施方式的电路示意图；
[0085]图20是本发明所提供的显示装置的第五种实施方式的电路示意图；
[0086]图21是本发明所提供的显示装置的第六种实施方式的电路示意图。
[0087]附图标记说明
[0088]100:驱动输入模块200:驱动及输出拉低模块
[0089]210:反相子模块220:第一反相子模块
[0090]230:下拉控制子模块Tl:第一晶体管
[0091]T2:第二晶体管T3:第三晶体管
[0092]T4:第四晶体管T5:上拉控制晶体管
[0093]T6:第一下拉控制晶体管T7:第七晶体管
[0094]T8:第八晶体管T9:上拉晶体管
[0095]T10:下拉晶体管Tll:第二下拉控制晶体管
[0096]T12:第十二晶体管T13:第十三晶体管
[0097]T14:第十四晶体管T15:第三下拉控制晶体管
[0098]T16:第十六晶体管
【具体实施方式】
[0099]以下结合附图对本发明的【具体实施方式】进行详细说明。应当理解的是，此处所描述的【具体实施方式】仅用于说明和解释本发明，并不用于限制本发明。
[0100]如图1所示，作为本发明的一个方面，提供一种移位寄存单元，所述移位寄存单元包括上拉晶体管T9、下拉晶体管T10、存储电容Cst、驱动输入模块100和驱动及输出拉低模块 200。
[0101]上拉晶体管T9的栅极与上拉节点I3U相连，上拉晶体管T9的第一极与高电平输入端VGH相连。
[0102]下拉晶体管T1的栅极与下拉节点ro相连，下拉晶体管T1的第一极与上拉晶体管T9的第二极相连，下拉晶体管TlO的第二极与低电平输入端VGL相连。
[0103]存储电容Cst的第一端与上拉节点I3U相连，存储电容Cst的第二端与复位信号输入端相连。
[0104]驱动输入模块100的第一端与存储电容Cst的第一端相连，驱动输入模块100的第二端与存储电容Cst的第二端相连，驱动输入模块100的第三端与低电平输入端VGL相连，驱动输入模块100还包括开始信号输入端和第一时钟信号输入端CK。
[0105]驱动及输出拉低模块200的第一端与下拉节点ro相连，驱动及输出拉低模块200的第二端与上拉节点I3U相连，驱动及输出拉低模块200的第三端与高电平输入端VGH相连，驱动及输出拉低模块200的第四端与低电平输入端VGL相连。
[0106]在本发明所提供的移位寄存单元进行正常工作时，所述开始信号和所述复位信号的脉冲宽度相同，且所述开始信号和所述复位信号的脉冲宽度为所述第一时钟信号的脉冲宽度的N倍，所述驱动输入模块和所述驱动及输出拉低模块设置为能够使得所述移位寄存单元的输出信号的脉冲宽度与所述开始信号的脉冲宽度相同，其中，N ^ 2。
[0107]在本发明所提供的移位寄存单元中，通过设置驱动输入模块100和驱动及输出拉低模块200的结构可以实现只通过要改变开始信号的持续时间即可实现改变输出信号的持续时间。换言之，当包括本发明所提供的移位寄存单元的移位寄存器对栅线进行充电时，只需通过改变开始信号(即，输入信号)持续的时间即可实现对栅线的充电时间的改变，而不需要进行时钟信号的改变，并且也不需要对电路进行改动和工艺改进，可以实现大尺寸、超高分辨率和高帧扫描频率窄边框产品上的应用，有效降低大尺寸、高分辨率和高帧扫描窄边框产品的工艺难度。
[0108]对N的值并没有特殊的要求，可以根据采用所述移位寄存单元的显示面板的具体结构来确定N的值。如上文中所述，NS 2。上述各信号的脉冲宽度意味着该信号所持续的时间，脉冲宽度越大则该信号持续的时间越长。
[0109]在图2(a)所示的实施方式中，N为2，所述开始信号(对应于V(n_l)的曲线)和所述输出信号(对应于V (η)的曲线)的持续的时间为通过第一时钟信号输入端CK输入的时钟信号(对应于CK的曲线)持续的时间2倍。
[0110]在图2(b)所示的实施方式中，N为4，所述开始信号(对应于V(n-l)的曲线)和所述输出信号(对应于V (η)的曲线)的持续的时间为通过第一时钟信号输入端CK输入的时钟信号(对应于CK的曲线)持续的时间4倍。
[0111]在图2(c)所示的实施方式中，N为6，所述开始信号(对应于V(n-l)的曲线)和所述输出信号(对应于V (η)的曲线)的持续的时间为通过第一时钟信号输入端CK输入的时钟信号(对应于CK的曲线)持续的时间6倍。
[0112]在图2(d)所示的实施方式中，N为8，所述开始信号(对应于V(n-l)的曲线)和所述输出信号(对应于V (η)的曲线)的持续的时间为通过第一时钟信号输入端CK输入的时钟信号(对应于CK的曲线)持续的时间8倍。
[0113]作为本发明所提供的移位寄存单元的特色，可以将驱动输入模块100以及驱动及输出拉低模块200设置为:当所述复位信号和所述开始信号同时有效时或者当只有所述复位信号有效时，驱动输入模块100能够向驱动及输出拉低模块200输出第三下拉控制信号，以将上拉节点PU与驱动及输出拉低模块200断开，且驱动输入模块100能够维持上拉节点PU处于高电平状态。在此阶段，由于上拉节点与驱动及输出拉低模块200断开，因此，上拉节点PU的电位不会被拉低。驱动输入模块维持上拉节点处于高电平状态的方式有两种，一种是保持与上拉节点PU导通，并向上拉节点输出高电平信号；另一种使驱动输入模块与上拉节点PU断开，以使上拉节点PU浮置，通过存储电容Cst的自举作用(boosting)使上拉节点PU保持高电平。
[0114]由于所述移位寄存单元用于移位寄存器中，因此，每个移位寄存单元的开始信号(即，输入信号)均为上一级移位寄存单元的输出信号，即图1和图2(a)至图2(d)中的Vg(n-l)，复位信号为下一级移位寄存单元的输出信号，即图1和图2(a)至图2(d)中的Vg (η+1) ο
[0115]容易理解的是，在移位寄存器中，相对本级移位寄存单元，上一级移位寄存单元的输出信号和下一级移位寄存单元的输出信号错开两个第一时钟信号脉冲宽度。
[0116]由于开始信号和复位信号的脉冲宽度是第一时钟信号的脉冲宽度的N倍，当N=2时，开始信号和复位信号是完全错开的(如图2(a)所示)；当N > 2时，开始信号和复位信号之间具有重叠的部分(如图2(b)至图2(d)所示)。
[0117]如图2(a)所示，当N = 2时，开始信号和复位信号是完全错开的，在t2阶段，只有复位信号是有效的，在本发明所提供的移位寄存单元中，当只有所述复位信号有效时，驱动输入模块100能够向驱动及输出拉低模块200输出第三下拉控制信号，以将上拉节点I3U与驱动及输出拉低模块200断开，并且，驱动输入模块使上拉节点PU保持高电平，从而使得移位寄存单元的输出端可以进行有效的输出，即，输出高电平。
[0118]如图2(b)所示，当N = 4时，开始信号和复位信号在t2阶段至13阶段是重叠的。换言之，在t2阶段至13阶段，所述复位信号和所述开始信号同时有效，因此，驱动输入模块100能够向驱动及输出拉低模块200输出第三下拉控制信号，以将上拉节点I3U与驱动及输出拉低模块200断开，并且，驱动输入模块使上拉节点PU保持高电平，从而使得移位寄存单元的输出端可以进行有效的输出，即，输出高电平。在〖4阶段，只有复位信号是有效的，如上文中的描述，在只有复位信号有效时，移位寄存单元也可以输出高电平。
[0119]如图2(c)所示，当N = 6时，开始信号和复位信号在t2阶段至15阶段是重叠的。换言之，在t2阶段至15阶段，所述复位信号和所述开始信号同时有效，因此，驱动输入模块100能够向驱动及输出拉低模块200输出第三下拉控制信号，以将上拉节点I3U与驱动及输出拉低模块200断开，并且，驱动输入模块使上拉节点PU保持高电平，从而使得移位寄存单元的输出端可以进行有效的输出，即，输出高电平。在、阶段，只有复位信号是有效的，如上文中的描述，在只有复位信号有效时，移位寄存单元也可以输出高电平。
[0120]如图2(d)所示，当N = 8时，开始信号和复位信号在t2阶段至17阶段是重叠的。换言之，在t2阶段至17阶段，所述复位信号和所述开始信号同时有效，因此，驱动输入模块100能够向驱动及输出拉低模块200输出第三下拉控制信号，以将上拉节点I3U与驱动及输出拉低模块200断开，并且，驱动输入模块使上拉节点PU保持高电平，从而使得移位寄存单元的输出端可以进行有效的输出，即，输出高电平。在&阶段，只有复位信号是有效的，如上文中的描述，在只有复位信号有效时，移位寄存单元也可以输出高电平。
[0121]由此可知，由于在本发明所提供的移位寄存单元中，只要开始信号和复位信号同时有效，该移位寄存单元即可维持有效的输出，因此，通过只需要改变开始信号的持续时间即可实现改变输出信号的持续时间，而无需对时钟信号进行改进，从而简化了移位寄存单元的结构。
[0122]当包括本发明所提供的移位寄存单元的移位寄存器对栅线进行充电时，只需通过改变开始信号(即，输入信号)持续的时间即可实现对栅线的充电时间的改变，而不需要进行时钟信号的改变，并且也不需要对电路进行改动和工艺改进，可以实现大尺寸、超高分辨率和高帧扫描频率窄边框产品上的应用，有效降低大尺寸、高分辨率和高帧扫描窄边框产品的工艺难度。
[0123]移位寄存单元的基本功能是将输入的信号延迟后再进行输出，可以通过多种结构实现这一结果。
[0124]由于上拉晶体管T9的第一极直接与高电平输入端VGH相连，那么，只需要通过控制上拉晶体管T9的通断即可实现对移位寄存单元的输出端输出状态的控制。当上拉晶体管T9导通时，移位寄存单元的输出端与高电平输入端VGH导通，从而输出高电平信号；当下拉晶体管TlO导通时，输出端与低电平输如端VGL导通，从而输出低电平信号。这种设置使得所述移位寄存单元中可以只包括一个时钟信号输入端(此处并非限定所