GL相连；
[0160]驱动及输出拉低模块200与第一晶体管Tl的第一极相连。
[0161]由于第一晶体管Tl的栅极和第一极与所述开始信号输入端相连，因此，当只有所述开始信号有效时，开始信号被输送至第一晶体管Tl的第一极，同时输出至驱动及输出拉低模块200。此时，所述开始信号即为所述第一下拉控制信号。
[0162]当通过第一时钟信号输入端CK输入的时钟信号和所述开始信号有效、且所述复位信号无效时，第一晶体管Tl导通，开始信号通过第一晶体管Tl传导至第二晶体管的栅极，从而将第二晶体管T2导通。由于第二晶体管T2导通，且通过第一时钟信号端输入的时钟信号也是有效的，因此，通过第一时钟信号输入端输入的时钟信号通过第二晶体管T2向存储电容Cst充电。由于此时能够即系向驱动及输出拉低模块200输出所述第一下拉控制信号，因此，下拉节点ro能够持续与低电平输入端VGL导通。此时，所述开始信号即为所述第一下拉控制信号。
[0163]当只有通过第一时钟信号输入端CK输入的时钟信号有效时，第一晶体管T1截止，第二晶体管T2截止、第三晶体管截止，因此，第二下拉控制信号为通过第一时钟信号输入端CK输入端的时钟信号。
[0164]当复位信号和通过第一时钟信号输入端CK输入的时钟信号有效且开始信号无效时，第一晶体管T1截止、第二晶体管T2截止，第三晶体管T3导通，此时驱动输入模块100向驱动及输出拉低模块输出的第四下拉控制信号为复位信号。
[0165]当复位信号和开始信号同时有效时，第三下拉控制信号为所述开始信号；当只有复位信号有效时，所述第三下拉控制信号为所述复位信号。
[0166]下文中将结合具体的实施方式详细介绍该第三下拉控制信号控制上拉节点TO与驱动及输出拉低模块200断开的过程，这里先不描述。
[0167]在本发明中，对驱动及输出拉低模块200的具体结构也没有特殊的限制。作为本发明的一种【具体实施方式】，如图4至图12中所示，驱动及输出拉低模块200可以包括第四晶体管T4、第十六晶体管T16、第一反相子模块220、下拉控制子模块230、上拉控制晶体管T5、第一下拉控制晶体管T6、第十四晶体管T14、第三下拉控制晶体管T15和第二下拉控制晶体管T11，其中:
[0168]第四晶体管T4的栅极与第一反相子模块220的输出端相连，第四晶体管T4的第一极与所述复位信号输入端相连，第四晶体管T4的第二极与第十六晶体管T16的第一极相连；
[0169]第十六晶体管T6的栅极与所述开始信号输入端相连，第十六晶体管T16的第二极与低电平输入端VGL相连；
[0170]第一反相子模块220的第一端与高电平输入端VGH相连，所述第一反相子模块220的第二端与低电平输入端VGL相连，第一反相子模块220的输入端与所述开始信号输入端相连；
[0171]上拉控制晶体管T5的栅极与下拉节点相连，上拉控制晶体管T5的第一极与上拉节点PU相连，上拉控制晶体管T5的第二极与低电平输入端VGL相连；
[0172]第一下拉控制晶体管T6的栅极与下拉控制子模块230的输出端相连，第一下拉控制晶体管T6的第一极能够至少在通过所述第一时钟信号端输入低电平时接入高电平，第一下拉控制晶体管T6的第二极与下拉节点ro相连；
[0173]第二下拉控制晶体管T11的栅极与所述开始信号输入端相连，第二下拉控制晶体管T11的第一极与下拉节点ro相连，第二下拉控制晶体管Til的第二极与低电平输入端VGL相连；
[0174]第三下拉控制晶体管T15的第一极与第一时钟信号输入端CK相连，第三下拉控制晶体管T15的第二极与下拉节点PD相连，第三下拉控制晶体管T15的栅极与第四晶体管T4的第二极相连；
[0175]下拉控制子模块230的第一端与高电平输入端VGH相连，下拉控制子模块230的第二端与低电平输入端VGL相连，下拉控制子模块230的输出端与第一下拉控制晶体管T6的栅极相连，在所述开始信号有效和/或所述复位信号有效时向下拉控制子模块230输入高电平信号能够使得下拉控制子模块230向第一下拉控制晶体管T6的栅极输出低电平信号，在所述复位信号结束后向下拉控制子模块230输入低电平信号能够使得下拉控制子模块230向第一下拉控制晶体管T6的栅极输出高电平信号。
[0176]图13(a)至图13(d)中所示的是上述实施方式的时序图。下面介绍当所述移位寄存单元为包括移位寄存器的第一级移位寄存单元时的工作原理。
[0177]在图13(a)中，N为2，也就是说，开始信号的脉冲宽度以及复位信号的脉冲宽度均为时钟信号的脉冲宽度的两倍。
[0178]在h阶段，通第一时钟信号输入端CK输入的时钟信号为低电平信号，通过开始信号输入端Vg(n-l)输入的开始信号为包括所述移位寄存单元的移位寄存器的初始输入信号STV,该初始输入信号STV为高电平信号，移位寄存单元的复位信号输入端Vg(n+1)输入的复位信号为与本级移位寄存单元级联的下一级移位寄存单元的输出信号，在h阶段，复位信号为低电平。该阶段为只有开始信号有效的阶段，如上文中所述，驱动输入模块100应当能够向驱动及输出拉低模块的输出第一下拉控制信号，如上文中所述，所述开始信号即为所述第一下拉控制信号。具体地，在h阶段，第一晶体管Tl导通，节点A处(S卩，第一晶体管Tl的第二极)的电压为高电平电压，因此第二晶体管T2导通。由于复位信号端Vg(n+1)输入的复位信号为低电平，故第三晶体管T3截止。此时由于通过第一时钟信号输入端CK输入的时钟信号为低电平信号，该低电平的时钟信号经由第二晶体管T2输送至上拉节点点，因此，上拉晶体管T9截止。由于通过开始信号输入端Vg(n-l)为高电平信号，因此，下拉控制子模块230可以向第一下拉控制晶体管T6的栅极输出低电平，以使得第一下拉控制晶体管T6截止，同时，由于第二下拉控制晶体管Tll的栅极与开始信号输入端Vg(η-1)相连，因此，第二下拉控制晶体管Tll是导通的。同时，由于向第一反相子模块230输入的信号为高电平信号(即，开始信号)，因此，第一反相子模块230向第四晶体管T4的栅极输出低电平信号，以使得第四晶体管T4截止，所以，此时，可以通过第二晶体管T2向存储电容Cst充电。由于第十六晶体管T16是导通的，因此，将第四晶体管T4的第二极下拉至低电平，从而使得第三下拉控制晶体管T15也是截止的。如上文中所述，因第二下拉控制晶体管Tll是导通的，因此，将下拉节点H)与低电平输入端VGL导通，从而实现了上文中所述的“只有开始信号有效时下拉节点ro与低电平输入端VGL导通”。
[0179]在^阶段，通过第一时钟信号输入端CK输入的时钟信号为高电平信号。如上文中所述，在图13(a)中所示的实施方式中，N为2，因此，开始信号输入端Vg(η-1)输入的开始信号仍然为高电平，通过复位信号输入端Vg(n+1)输入的复位信号仍然为低电平。^阶段为只有第一时钟信号CK和开始信号有效且复位信号无效的阶段，如上文中所述，在此阶段，驱动输入模块100能够向上拉阶段PU输出有效信号，同时向存储电容Cst充电，并且继续向输出及拉低模块输出第一下拉控制信号。具体地，第一晶体管Tl导通，第二晶体管T2也导通，第三晶体管T3截止。第一时钟信号输入端CK输入的高电平的时钟信号(此时为有效信号)通过第二晶体管T2传输至上拉节点PU，从而使得上拉晶体管T9导通。与此同时，开始信号输入端Vg(n-l)向第一反相子模块220输出高电平信号，因此，第一反相子模块220向第四晶体管T4的栅极输出低电平信号，从而使得第四晶体管T4截止。在tl阶段，开始信号输入端Vg(η-1)输入的开始信号仍然为高电平，因此，下拉控制子模块230向第一下拉控制晶体管T6的栅极输出低电平，以使得第一下拉控制晶体管T6截止。第十六晶体管T16的导通使得第三下拉控制晶体管T15的栅极为低电平，从而截止。因第二下拉控制晶体管Tll的栅极也与开始信号输入端Vg(η-1)相连，所以，第二下拉控制晶体管Tll导通，将下拉节点H)下拉至低电平VGL，同时使得上拉控制晶体管T5截止。由于下拉节点PD为低电平，因此，下拉晶体管TlO截止，进而使得输出端Vg(n)输出高电平信号。
[0180]在12阶段，第一时钟信号输入端CK输入的时钟信号为低电平信号。此时，开始信号输入端Vg(n-l)输入的开始信号为低电平信号，而复位信号输入端Vg (n+1)输入的复位信号为高电平信号。t2阶段为只有复位信号为高电平的极端，因此，驱动及输入模块100应当能够向驱动及输出拉低模块200输出第三下拉控制信号，以将上拉节点PU与驱动及输出拉低模块200断开。具体地，第一晶体管Tl和第二晶体管T2均截止，由于第三晶体管的栅极与存储电容Cst的第二端相连，因此，第三晶体管T3导通，节点A的电压被拉至低电平电压。由于开始信号输入端Vg(η-1)输入的开始信号为低电平，因此，第十六晶体管T16截止，第一反相子模块220可以向第四晶体管T4的栅极输出高电平信号，从而将第四晶体管T4导通。同时，由于复位信号输入端Vg (n+1)输入的复位信号为高电平，因此下拉控制子模块230向第一下拉控制晶体管T6的栅极输出电平信号，使第一下拉控制晶体管T6截止。此时，开始信号输入端Vg(η-1)输入的开始信号为低电平信号使得第二下拉控制晶体管Tll截止。因为第四晶体管T4的导通，高电平的复位信号输出值第三下拉控制晶体管T15的栅极，因此，第三下拉控制晶体管T15导通，将通过第一时钟信号端CK输入的低电平时钟信号输出至下拉节点H)。下拉节点H)为低电平，从而导致上拉控制晶体管T5截止，从而导致了上拉节点PU处于浮置的状态，还导致了下拉晶体管TlO的截止。由于存储电容的自举作用，上拉节点PU的电压被上拉至更高的电平，从而使得上拉晶体管T9保持打开状态，进而使得输出端Vg(n)持续输出高电平信号。
[0181]在&阶段，通过第一时钟信号端CK输入的时钟信号为高电平信号，通过第二时钟信号输入端CKB输入的时钟信号为低电平信号，通过开始信号输入端Vg(n-l)输入的开始信号为低电平信号，通过复位信号输入端Vg(n+1)输入的复位信号为高电平信号。t3阶段为上文中所述的复位信号和通过第一时钟信号输入端输入的时钟信号有效且开始信号无效的阶段，驱动输入模块100应当能够向驱动及输出拉低模块200输出第四下拉控制信号，以控制下拉节点H)被上拉为高电平，并且控制上拉节点与低电平输入端VGL导通。具体地，第一晶体管Tl截止，第二晶体管T2也截止，由于复位信号输入端Vg (n+1)输入的复位信号为高电平信号，因此，第三晶体管T3导通，从而将节点A点下拉为低电平。此时，第十六晶体管T16截止。由于向第一反相子模块220输入的信号为低电平信号，因此第一反相子模块220输出高电平信号，从而使得第四晶体管T4导通，并使得节点B的电压为高电平，使得第十五晶体管T15导通。通过第一时钟信号端CK输入的高电平通过第十五晶体管T15到达下拉节点PD，下拉节点被上拉至高电平电压。下拉控制模块230可以输出低电平，从而将第一下拉控制晶体管T6截止。因此，第一上拉控制晶体管T5导通，将上拉节点下拉至低电平，下拉晶体管TlO导通，使得输出端Vg(n)输出低电平。
[0182]在14阶段，通过第一时钟信号端CK输入的时钟信号为低电平信号，通过开始信号输入端Vg(n-l)输入的开始信号为低电平信号，通过复位信号输入端Vg (n+1)输入的复位信号为低电平信号。此时，第一晶体管Tl截止，第二晶体管T2截止，第三晶体管T3也截止。节点A保持低电平状态。由于开始信号为低电平信号，因此，第十六晶体管T16截止，同时，第一反相子模块输出高电平信号，使得第四晶体管T4导通，从而使得节点B被拉至低电平状态。第三下拉控制晶体管T15截止，第二下拉控制晶体管Tll截止。此时由于开始信号为低电平、复位信号为低电平，因此，下拉控制子模块230输出高电平，使得第一下拉控制晶体管T6导通，从而将下拉节点H)上拉至高电平状态。因此，上拉控制晶体管T5被导通，从而将上拉节点Pu被继续拉低，使得上拉晶体光T9截止。下拉节点ro处于高电平状态，可以使得下拉晶体管TlO导通，从而使得输出端Vg(η)继续输出低电平信号。
[0183]在15阶段，通过第一时钟信号端CK输入的时钟信号为高电平信号，通过开始信号输入端Vg(n-l)输入的开始信号为低电平信号，通过复位信号输入端Vg (n+1)输入的复位信号为低电平信号。t5阶段为只有通过第一时钟信号端CK输入的时钟信号为高电平，驱动输入模块100应当能够向驱动及输出拉低模块200输出第二下拉控制信号，以控制下拉节点ro被上拉为高电平，并且控制上拉节点I3U与低电平输入端VGL导通。具体地，第一晶体管Tl截止，第二晶体管T2截止，第三晶体管T3也截止，此时，节点A的电压为低电平状态。第十六晶体管T16截止，第一反相子模块220向第四晶体管T4的栅极输出高电平信号，以使得第四晶体管T4导通。由于第四晶体管T4导通，因此，节点B为低电平状态，因此，第三下拉控制晶体管T15截止，同时第二下拉控制晶体管Tll也是截止的。由于复位信号以及开始信号均为低电平，因此，下拉控制子模块230向第一下拉控制晶体管T6的栅极输出高电平，以使得第一下拉控制晶体管T6导通，从而使得下拉节点H)被继续拉高至高电平状态，由于下拉节点ro为高电平，因此上拉控制晶体管T5导通，从而将上拉节点ro拉低，上拉晶体管T9截止。下拉节点ro的高电平状态导致下拉晶体管TlO导通，故输出端V