另一侧设置的偶数级的移位寄存单元。奇数级的移位寄存单元与奇数行的栅线相连，偶数级的移位寄存单元与偶数行的栅线相连。在这种情况中，时钟信号线包括第一奇数时钟信号线CK1、第二奇数时钟信号线CKB1、第一偶数时钟信号线CK2、第二偶数时钟信号线CKB2。其中，第一奇数时钟信号线CKl与前一级奇数级移位寄存单元的第一时钟信号端CK相连，第二奇数时钟信号线CKBl与后一级奇数级移位寄存单元的第一时钟信号端CK相连。第一偶数时钟信号线CK2与前一级偶数级移位寄存单元的第一时钟信号端CK相连，第二偶数时钟信号线CKB2与后一级偶数级移位寄存单元的第一时钟信号端CK相连。
[0211]图18(a)至图18(d)所示的是这种单双边驱动的时序信号图。在图18(a)中，N为2，扫描线上的扫描信号的脉冲宽度为时钟信号脉冲宽度的两倍。在图18(b)中，N为4，扫描线上的扫描信号的脉冲宽度为时钟信号脉冲宽度的四倍。在图18(c)中，N为6，扫描线上的扫描信号的脉冲宽度为时钟信号脉冲宽度的六倍。在图18(d)中，N为8，扫描线上的扫描信号脉冲宽度为时钟信号脉冲宽度的八倍。
[0212]图19至图21中所示的是每一级移位寄存单元都包括第一时钟信号端和第二时钟信号端的情况。
[0213]在图19中所示的实施方式是一种单边驱动的显示装置，移位寄存器设置在显示区A/A的一侧。其中，第一时钟信号线CK’与前一级移位寄存单元的第一时钟信号端CK相连，第二时钟信号线CKB’与前一级移位基础单元的第二时钟信号端CKB相连。第一时钟信号线CK’还与下一级移位寄存单元的第二时钟信号端CKB相连，第二时钟信号线CKB’还与下一级移位寄存单元的第一时钟信号端CK相连。
[0214]图20中所示的是一种单双边能驱动的显示装置，移位寄存器的奇数级移位寄存单元设置在显示区A/A的一侧，移位寄存器的偶数级移位寄存单元设置在显示区A/A的另一侧。
[0215]图21中所示的是一种双边驱动的显示装置，显示区A/A的两侧均设置有移位寄存器。
[0216]可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。
【主权项】
1.一种移位寄存单元，所述移位寄存单元包括: 上拉晶体管，所述上拉晶体管的栅极与上拉节点相连，所述上拉晶体管的第一极与高电平输入端相连； 下拉晶体管，所述下拉晶体管的栅极与下拉节点相连，所述下拉晶体管的第一极与所述上拉晶体管的第二极相连，所述下拉晶体管的第二极与低电平输入端相连； 存储电容，所述存储电容的第一端与所述上拉节点相连，所述存储电容的第二端与复位信号输入端相连，通过所述复位信号输入端输入复位信号，其特征在于，所述移位寄存单元还包括: 驱动输入模块，所述驱动输入模块的第一端与所述存储电容的第一端相连，所述驱动输入模块的第二端与所述存储电容的第二端相连，所述驱动输入模块的第三端与低电平输入端相连，所述驱动输入模块还包括开始信号输入端和第一时钟信号输入端，通过所述开始信号输入端输入开始信号，通过所述第一时钟信号输入端输入时钟信号；和 驱动及输出拉低模块，所述驱动及输出拉低模块的第一端与所述下拉节点相连，所述驱动及输出拉低模块的第二端与所述上拉节点相连，所述驱动及输出拉低模块的第三端与高电平输入端相连，所述驱动及输出拉低模块的第四端与低电平输入端相连，其中， 所述开始信号和所述复位信号的脉冲宽度相同，且所述开始信号和所述复位信号的脉冲宽度为所述时钟信号的脉冲宽度的N倍，所述驱动输入模块和所述驱动及输出拉低模块设置为能够使得所述移位寄存单元的输出信号的脉冲宽度与所述开始信号的脉冲宽度相同，其中，N彡2。2.根据权利要求1所述的移位寄存单元，其特征在于，所述驱动输入模块和所述驱动及输出拉低模块设置为:当所述复位信号和所述开始信号同时有效时或者只有所述复位信号有效时，所述驱动输入模块能够向所述驱动及输出拉低模块输出第三下拉控制信号，以将所述上拉节点与所述驱动及输出拉低模块断开，且所述驱动输入模块能够维持所述上拉节点处于高电平状态。3.根据权利要求2所述的移位寄存单元，其特征在于，所述驱动输入模块和所述驱动及输出拉低模块设置为: 当只有所述开始信号有效时，所述驱动输入模块能够向所述驱动及输出拉低模块输出第一下拉控制信号，以控制所述下拉节点与所述低电平输入端导通； 当通过所述第一时钟信号输入端输入的时钟信号和所述开始信号有效且所述复位信号无效时，所述驱动输入模块能够向所述上拉节点输出有效信号，同时向所述存储电容充电，且能够继续向所述驱动及输出拉低模块输出所述第一下拉控制信号，以控制所述下拉节点与所述低电平输入端导通； 当只有通过所述第一时钟信号输入端输入的时钟信号有效时，所述驱动输入模块能够向所述驱动及输出拉低模块输出第二下拉控制信号，以控制所述下拉节点被上拉为高电平，并且控制所述上拉节点与所述低电平输入端导通； 当所述复位信号和通过所述第一时钟信号输入端输入的时钟信号有效且所述开始信号无效时，所述驱动输入模块能够向所述驱动及输出拉低模块输出第四下拉控制信号，以控制所述下拉节点被上拉为高电平，并且控制所述上拉节点与所述低电平输入端导通。4.根据权利要求3所述的移位寄存单元，其特征在于，所述驱动输入模块包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，其中， 所述第一晶体管的栅极与第一时钟信号输入端相连，所述第一晶体管的第一极与所述开始信号输入端相连，所述第一晶体管的第二极与所述第三晶体管的第一极相连； 所述第二晶体管的栅极和第一极与所述开始信号输入端相连，所述第二晶体管的第二极与所述第三晶体管的栅极相连； 所述第三晶体管的第二极与所述存储电容的第一端以及所述上拉节点相连； 所述第四晶体管的栅极与所述存储电容的第二端相连，所述第四晶体管的第一极与所述第三晶体管的栅极相连，所述第四晶体管的第二极与所述低电平输入端相连。5.根据权利要求3或4所述的移位寄存单元，其特征在于，所述驱动及输出拉低模块包括上拉控制晶体管、第一下拉控制晶体管、反相子模块和第二下拉控制晶体管，其中， 所述上拉控制晶体管的栅极与所述下拉节点相连，所述上拉控制晶体管的第一极与所述上拉节点相连，所述上拉控制晶体管的第二极与所述低电平输入端相连； 所述第一下拉控制晶体管的栅极与所述反相子模块的输出端相连，所述第一下拉控制晶体管的第一极与所述第一时钟信号输入端相连，所述第一下拉控制晶体管的第二极与所述下拉节点相连； 所述第二下拉控制晶体管的栅极与所述开始信号输入端相连，所述第二下拉控制晶体管的第一极与所述下拉节点相连，所述第二下拉控制晶体管的第二极与所述低电平输入端相连； 所述反相子模块的第一端与所述高电平输入端相连，所述反相子模块的第二端与所述低电平输入端相连，所述反相子模块的输入端与所述开始信号输入端相连。6.根据权利要求5所述的移位寄存单元，其特征在于，所述反相子模块包括第七晶体管和第八晶体管，所述第七晶体管的第一极和栅极与所述高电平输入端相连，所述第七晶体管的第二极与所述第一下拉控制晶体管的栅极相连，所述第八晶体管的栅极与所述开始信号输入端相连，所述第八晶体管的第一极形成为所述反相子模块的输出端，并与所述第第一下拉控制晶体管的栅极相连，所述第八晶体管的第二极与所述低电平输入端相连。7.根据权利要求3所述的移位寄存单元，其特征在于，所述驱动输入模块包括第一晶体管、第二晶体管和第三晶体管，其中， 所述第一晶体管的栅极和第一极与所述开始信号输入端相连，所述第一晶体管的第二极与所述第二晶体管的栅极相连； 所述第二晶体管的第一极与所述第一时钟信号输入端相连，所述第二晶体管的第二极形成为所述驱动输入模块的第一端，以与所述存储电容的第一端相连； 所述第三晶体管的栅极形成为所述驱动输入模块的第二端，以与所述存储电容的第二端相连，所述第三晶体管的第一极与所述第一晶体管的第二极相连，所述第三晶体管的第二极形成为所述驱动输入模块的第三端，以与所述低电平输入端相连； 所述驱动及输出拉低模块与所述第一晶体管的第一极相连。8.根据权利要求7所述的移位寄存单元，其特征在于，所述驱动及输出拉低模块包括第四晶体管、第十六晶体管、第一反相子模块、下拉控制子模块、上拉控制晶体管、第一下拉控制晶体管、第二下拉控制晶体管和第三下拉控制晶体管，其中， 所述第四晶体管的栅极与所述第一反相子模块的输出端相连，所述第四晶体管的第一极与所述复位信号输入端相连，所述第四晶体管的第二极与所述第十六晶体管的第一极相连； 所述第十六晶体管的栅极与所述开始信号输入端相连，所述第十六晶体管的第二极与所述低电平输入端相连； 所述第一反相子模块的第一端与高电平输入端相连，所述第一反相子模块的第二端与所述低电平输入端相连，所述第一反相子模块的输入端与所述开始信号输入端相连； 所述上拉控制晶体管的栅极与所述下拉节点相连，所述上拉控制晶体管的第一极与所述上拉节点相连，所述上拉控制晶体管的第二极与所述低电平输入端相连； 所述第一下拉控制晶体管的栅极与所述下拉控制子模块的输出端相连，所述第一下拉控制晶体管的第一极能够至少在通过所述第一时钟信号端输入低电平时接入高电平，所述第一下拉控制晶体管的第二极与所述下拉节点相连； 所述第二下拉控制晶体管的栅极与所述开始信号输入端相连，所述第二下拉控制晶体管的第一极与所述下拉节点相连，所述第二下拉控制晶体管的第二极与所述低电平输入端相连； 所述第三下拉控制晶体管的第一极与所述第一时钟信号输入端相连，所述第三下拉控制晶体管的第二极与所述下拉节点相连，所述第三下拉控制晶体管的栅极与所述第四晶体管的第二极相连； 所述下拉控制子模块的第一端与所述高电平输入端相连，所述下拉控制子模块的第二端与所述低电平输入端相连，所述下拉控制子模块的输出端与所述第一下拉控制晶体管的栅极相连，在所述开始信号有效和/或所述复位信号有效时向所述下拉控制子模块输入高电平信号能够使得所述下拉控制子模块向所述第一下拉控制晶体管的栅极输出低电平信号，在所述复位信号结束后向所述下拉控制子模块输入低电平信号能够使得所述下拉控制子模块向所述第一下拉控制晶体管的栅极输出高电平信号。9.根据权利要求8所述的移位寄存单元，其特征在于，所述第一反相子模块包括第七晶体管和第八晶体管，所述第八晶体管的栅极和第一极与所述高电平输入端相连，所述第八晶体管的第二极与所述第七晶体管的第一极相连，所述第七晶体管的栅极与所述开始信号输入端相连，所述第七晶体管的第二极与所述低电平信号输入端相连。10.根据权利要求8或9所述的移位寄存单元，其特征在于，所述下拉控制子模块包括第十二晶体管、第十三晶体管和第十四晶体管，所述第十二晶体管的第一极和栅极与所述高电平输入端相连，所述第十二晶体管的第二极与所述第十三晶体管的第一极相连，所述第十三晶体管的栅极与所述开始信号输入端或者所述第一晶体管的第二极相连，所述第十三晶体管的第二极与所述低电平输入端相连，所述第十四晶体管的栅极与所述第四晶体管的第二极或所述复位信号输入端相连，所述第十四晶体管的第一极与所述下拉控制子模块的输出端相连，所述第十四晶体管的第二极与所述低电平输入端相连。11.根据权利要求8或9所述的移位寄存单元，其特征在于，所述第一下拉控制晶体管的第一极与所述高电平输入端相连；或者， 所述移位寄存单元包括第二时钟信号输入端，通过所述第二时钟信号输入端输入的时钟信号与通过所述第一时钟信号端输入的时钟信号反相，所述第一下拉控制晶体管的第一极与所述第二时钟信号输入端相连。12.—种移位寄存器，其特征在于，包括权利要求1至11中任意一项所述的移位寄存单J L.ο13.根据权利要求12所述的移位寄存器，其特征在于，所述移位寄存器包括级联的多级移位寄存单元、高电平信号线、低电平信号线、第一时钟信号线、第二时钟信号线，所述第一时钟信号线提供的时钟信号与所述第二时钟信号线提供的时钟信号相位相反，所述第一时钟信号线与奇数级的移位寄存单元的第一时钟信号输入端相连，所述第二时钟信号线与偶数级的移位寄存单元的第一时钟信号输入端相连，所述高电平信号线与所述高电平输入端相连，所述低电平信号线与所述低电平信号输入端相连。14.一种栅极驱动电路，所述栅极驱动电路包括移位寄存器，其特征在于，所述移位寄存器为权利要求11或12所述的移位寄存器。15.一种显示装置，所述显示装置包括栅极驱动电路，其特征在于，所述栅极驱动电路为权利要求14所述的栅极驱动电路。
【专利摘要】本发明提供一种移位寄存单元，包括：上拉晶体管；下拉晶体管；存储电容；驱动输入模块，该驱动输入模块包括开始信号输入端和第一时钟信号输入端，通过开始信号输入端输入开始信号，通过第一时钟信号输入端输入时钟信号；和驱动及输出拉低模块，驱动及输出拉低模块的第一端与下拉节点相连，驱动及输出拉低模块的第二端与上拉节点相连，驱动及输出拉低模块的第三端与高电平输入端相连，驱动及输出拉低模块的第四端与低电平输入端相连。本发明还提供一种移位寄存器、一种栅极驱动电路和一种显示装置。移位寄存单元能够在不增加时钟信号的情况下延长充电时间。
【IPC分类】G09G3/36, G11C19/28
【公开号】CN104882168
【申请号】CN201510347832
【发明人】周全国, 祁小敬, 朱亚文, 韦东梅
【申请人】京东方科技集团股份有限公司, 成都京东方光电科技有限公司
【公开日】2015年9月2日
【申请日】2015年6月19日