封装内飞越式信令的制作方法
【专利说明】封装内飞越式信令
[0001]相关串请的交叉参考
[0002]本申请是2013年3月15日提交的名称为In-package Fly-By Signaling的美国专利申请第13/833，278号的继续申请，其内容以引用的方式引入本申请。
技术领域
[0003]本申请的主题涉及微电子封装，更具体地，涉及多芯片微电子存储器封装，诸如在同一封装件中包括多个动态随机存取存储器(“DRAM”)芯片。
【背景技术】
[0004]微电子元件通常包括半导体材料(诸如硅或砷化镓)的薄板，统称为裸片或半导体芯片。半导体芯片通常以微电子封装件的形式设置为独立的封装单元。在一些设计中，半导体芯片被安装至衬底或芯片载体，衬底或芯片载体又安装在诸如印刷电路板的电路板上。
[0005]在半导体芯片的第一面(例如，前面或前表面)中制造有源电路装置。为了促进到有源电路装置的电连接，芯片在同一面上设置有接合焊盘。接合焊盘通常放置在裸片的边缘周围或者对于许多存储芯片来说为裸片中心的规则阵列中。接合焊盘通常由导电金属(诸如铜或铝)制成为大约0.5微米(μπι)厚。接合焊盘可以包括单个金属层或多个金属层。接合焊盘的大小将根据芯片的具体类型而变化，但是通常一侧为几十至几百微米。
[0006]大小是芯片的任何物理布置的重要考虑因素。随着便携式电子设备的快速发展，对更紧凑的芯片的物理布置的需求变得越来越强烈。仅通过示例，通常被称为“智能手机”和“平板电脑”的设备将蜂窝电话的功能与强力有的数据处理器、存储器和辅助设备(诸如全球定位系统接收器、电子相机和局域网连接)以及高分辨率显示器和相关联的图像处理芯片进行集成。这种设备可以在封装件大小的设备中提供诸如全因特网连接、娱乐(包括全分辨率视频)、导航、电子银行等的能力。复杂的便携式设备要求将多个芯片封装到小空间中。此外，一些芯片具有许多输入和输出连接，通称为“I/o”。这些I/O必须与其他芯片的I/O互连。形成互连的部件不应该显著增加组件的尺寸。在其他应用中也存在类似需求，例如诸如在因特网搜索引擎中所使用的数据服务器中。例如，在复杂芯片之间提供大量短互连的结构可以增加搜索引擎的带宽并降低其功耗。
[0007]鉴于上述内容，可以有利地在多芯片存储封装件中组装多个芯片，尤其是诸如DRAM的存储芯片。可以对多芯片存储封装件的结构和功能进行进一步的改进。
【发明内容】
[0008]根据本发明一个方面的微电子封装件可以包括:封装衬底，具有用于与封装件外的部件连接的多个第一端子，第一端子被配置为承载地址信息。该封装件可以包括第一和第二微电子元件，每个微电子元件均具有面对衬底的第一表面的面。每个微电子元件均可包括存储器存储阵列，并且每个微电子元件均可具有用于接收指定相应微电子元件的存储器存储阵列内的位置的地址信息的地址输入。
[0009]封装衬底可具有多条地址线，多条地址线与多个第一端子电连接并且被配置为将地址信息承载到衬底上的第一连接区域，第一连接区域具有来自多个第一端子的第一延迟。地址线可被配置为将超出第一连接区域外的地址信息至少承载到衬底上的具有来自第一端子的第二延迟的第二连接区域。第一微电子元件的地址输入可与第一连接区域处的多条地址线中的每一条耦合，并且第二微电子元件的地址输入可与第二连接区域处的多条地址线中的每一条耦合，并且第二延迟大于第一延迟。
[0010]在一个或多个示例中，衬底可具有与第一表面相对的第二表面，端子可位于衬底的第二表面处。
[0011]在一个或多个示例中，地址输入和在相应连接区域处与地址输入耦合的多条地址线之间的距离小于2毫米。
[0012]在一个或多个示例中，封装衬底可进一步包括通过地址线与第一端子电耦合的第二端子。地址线可被配置为朝向第二端子承载超出第二连接区域外的地址信息。
[0013]在一个或多个示例中，一种微电子组件可包括权利要求1所述的微电子封装件以及附加部件，该部件具有与微电子封装件的第一端子连接的多个接触件，并且部件包括被配置为驱动地址信息的驱动器。
[0014]在一个或多个示例中，第二端子可被配置为与部件的对应第二接触件连接，从而在这种连接的状态下，第二接触件可将第二端子与微电子封装件外的对应端接电路耦合。
[0015]在一个或多个示例中，从第二端子到第二连接区域，在第一电路径方向上沿地址线的第一延迟与在第二电路径方向上沿地址线的第三延迟相同。
[0016]在一个或多个示例中，第一微电子元件的地址输入可被设置在第一方向上延伸的行内的位置处，其中地址线的与第一微电子元件相邻的第一部分在第一方向上延伸。
[0017]在一个或多个示例中，第一部分的至少一些可覆盖第一微电子元件的面。
[0018]在一个或多个示例中，地址线的第二部分朝向第一微电子元件的地址输入远离第一部分在第二方向上延伸。在具体示例在，每个第二部分均可具有小于微电子元件的宽度的一半的长度。
[0019]在一个或多个示例中，地址输入和在相应连接区域处与每个地址输入耦合的对应第一部分之间的距离小于2毫米。
[0020]在一个或多个示例中，第二部分的至少一些部分覆盖第一和第二微电子元件中的给定微电子元件的面。至少一些部分可包括在给定微电子元件的面处电连接至给定接触件并与多条地址线中的地址线耦合的接合线。
[0021]在一个或多个示例中，第二部分的至少一些部分覆盖第一和第二微电子元件中的给定微电子元件的面，并且至少一些部分包括面对给定微电子元件的接触件中的相应接触件并与相应接触件接合的导电衬底接触件。
[0022]在一个或多个示例中，第一微电子元件和第二微电子元件在平行于第一表面的方向上相互隔开。
[0023]在一个或多个不例中，第一微电子元件和第二微电子元件中分别设置地址输入的面可布置在单个平面中。
[0024]在一个或多个示例中，一种系统可包括上述微电子封装件，并且可以包括具有与第一端子电连接的接触件的电路板。
[0025]在一个或多个示例中，该系统可进一步包括壳体。在一个或多个示例中，微电子封装件或电路板中的至少一个可以安装有或安装至壳体。
[0026]在一个或多个示例中，微电子封装件可进一步包括第三和第四微电子元件，每个微电子元件均包括存储器存储阵列并具有用于接收指定相应微电子元件的存储器存储阵列内的位置的地址信息的地址输入，并且每个微电子元件均具有面对第一表面的面。
[0027]在这种情况下，地址线可进一步具有第三连接区域和第四连接区域，第三连接区域具有来自第一端子的第三延迟，第四连接区域具有来自第一端子的第四延迟。地址线可被配置为将超出第二连接区域外的地址信息承载到第三连接区域并且可被配置为将超出第三连接区域外的地址信息承载到第四连接区域。第三微电子元件的地址输入可与第三连接区域处的多条地址线中的每一条耦合，并且第四微电子元件的地址输入可与第四连接区域处的地址线中的每一条耦合。在这种情况下，第四延迟可大于第三延迟，第三延迟可大于第二延迟，并且第二延迟可大于第一延迟。
[0028]在一个或多个示例中，封装衬底可进一步包括通过地址线与第一端子电耦合的第二端子。在这种情况下，地址线可被配置为朝向第二端子承载超出第二连接区域外的地址
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[0029]根据本发明一个方面的一种微电子封装件可包括:封装衬底，具有相对的第一表面和第二表面、多个第一端子和多个第二端子。第一端子和第二端子可位于封装衬底的第二表面处并且可被配置为承载地址信息并可被配置为与超出微电子封装件外的部件连接。
[0030]在这种微电子封装件中，第一端子可包括其第一组和第二组，并且第二端子可包括其第一组和第二组。第一端子的第一组可与第二端子的第一组耦合，并且第一端子的第二组可与第二端子的第二组耦合。
[0031]在这种微电子封装件中，第一、第二、第三和第四微电子元件均可具有面朝衬底的第一表面的面。每个微电子元件均可结合存储器存储阵列，并且每个微电子元件均可具有用于接收指定相应微电子元件的存储器存储阵列内的位置的地址信息的地址输入。在这种微电子封装件中，第一和第二微电子元件可与第一端子的第一组耦合，并且第三和第四微电子元件可与第一端子的第二组耦合。
[0032]在一个或多个示例中，封装衬底其上可具有地址线的第一组和地址线的第二组，第一端子的第一组可通过地址线的第一组与第二端子的第一组耦合，并且第一端子的第二组可通过地址线的第二组与第二端子的第二组耦合。
[0033]在一个或多个示例中，第一和第二微电子元件可被配置为每个时钟循环对地址线的第一组和第二组上的信号采样不多于一次。
[0034]在一个或多个示例中，第一和第二微电子元件可被配置为在至少一些时钟循环期间的每个时钟循环对地址线的第一组和第二组上的信号采样至少两次。
[0035]在一个或多个示例中，地址线可延伸到覆盖第一、第二、第三和第四微电子元件的面的区域。
[0036]在一个或多个示例中，第一、第二、第三和第四微电子元件在平行于第一表面的至少一个方向上可相互隔开。
[0037]在一个或多个示例中，可在单个平面中布置分别设置有地址输入的第一、第二、第三和第四微电子元件的面。
[0038]在一个或多个示例中，衬底可具有与第一表面相对的第二表面，并且端子可位于衬底的第二表面