具有动态工作的参考电路的存储器器件的制作方法
【技术领域】
[0001]本发明涉及包括至少一个单端感测放大器的半导体存储器器件，更具体而言，涉及至少提供这样的参考电路，从所述参考电路产生了调节信号，该调节信号会施加到所述感测放大器和所述参考电路，从而补偿工作条件(例如，温度、电源电压)或工艺(例如，NM0S/PM0S电流驱动能力之比，等)变化的效果。
【背景技术】
[0002]所有种类的感测放大器中的存储器读取操作是通过将输入数据与参考信号比较以确定输入数据的逻辑状态来实现的。在诸如标准的动态随机存取存储器(DRAM)器件的存储器器件中使用的常规差分感测放大器被连接至两个位线，一个位线提供待读取的数据，另一个位线用于参考电压的产生。
[0003]与之相反，在诸如嵌入式的或特殊的动态随机存取存储器(DRAM)器件的存储器器件中使用的单端感测放大器仅耦接至单个位线。
[0004]特定形式的单端感测放大器采用具有两个输入/输出节点的感测放大器，其中一个节点耦接至输入数据线(位线)，而另一个节点用于供给读取操作的过程所需的参考信号。图1显示了这样的单端感测放大器的示例，其由本申请人提出，并且之前已在公开文本EP 2 365 487 A2中描述。其包括两个支路，每个支路具有串联连接的PMOS晶体管和NMOS晶体管，并且其以形成交叉耦接反相器的方式设置。该晶体管是具有可以独立操作的第一控制栅极和第二控制栅极的双栅极晶体管。第一支路包括在电源VjP V 3之间串联的PMOS晶体管八和NMOS晶体管T 3，而第二支路包括在电源VjP V 2之间串联的PMOS晶体管TNMOS晶体管T2。晶体管1\和T 2的第一栅极连接在一起(该反相器的输入由第二支路形成)，并且连接至晶体管T#P T 4的中间节点(该反相器的输出由第一支路形成)，从而形成感测放大器的第一输入/输出节点N1，该节点用于供给参考信号REF。晶体管TJP T 4的第一栅极连接在一起(该反相器的输入由第一支路形成)，并且连接至晶体管!\和T 2的中间节点(该反相器的输出由第二支路形成)，从而形成感测放大器的第二输入/输出节点N2,该节点耦接至位线BL。晶体管In T2, 1~3和T 4的第二栅极表示为BG n BG2, BG 4，并且在本文中，其被称为背面控制栅极。这样的背面控制栅极用于调整背面控制栅极的各自的晶体管的关于第一栅极的阈值电压。
[0005]而下述事实会产生问题:这样的电路不必是对称的，或者是依据特定的工作原理而故意设计为非对称的。确实，关于各个晶体管(T1相比于T4，T2相比于T3)的尺寸，两个支路可以具有不同的设计。而且，在感测过程期间，第一节点N1和第二节点N2可以以不同的方式和不同的负载工作(节点N1和节点N2都为输入或都为输出)，并且全部晶体管的工作点可以彼此不同(仍然是T1相比于T 4，T2相比于T3)。注意，这些不对称性通常会应用到单端感测放大器的工作。因此，为了确保电路正常地工作，必须全面地选择晶体管的宽度和长度(而且,TJPT4、以及TjPT3分别可以有意地不同)。参考电压、偏置电压和电源电压也必须得到良好的限定和良好的控制。
[0006]然而在实践中，全部这些参数以及晶体管属性(电流驱动能力、阈值电压、跨导、漏极电导等)易于变化(PVT:工艺、电压、温度)。因为单端感测放大器通常被设计和操作为非对称电路，所以PVT变化并不在两个支路中彼此补偿，从而可能导致电路故障。
[0007]—般而言，任何不依赖完全对称的差分电路结构的感测放大器的情况下都会出现该问题，并且更具体地，对相对于参考电压(即，相对于并非原位产生的参考)来感测位线的感测放大器电路而言会出现该问题，而对于通过在预充电阶段/平衡阶段将第一位线和第二位线短路、或者至少在感测过程开始前将第一位线和第二位线预充电至相同的电势而产生其自身的参考的感测放大器而言并非如此。
【发明内容】
[0008]本发明致力于提供单端感测放大器连同的支持电路和工作原理，使得单端感测放大器不易于受到PVT变化的影响。
[0009]对此，根据本发明的第一方面，本发明涉及半导体存储器器件，其包括:
[0010]-至少一个感测放大器电路，其用于读取从存储器阵列中的所选择的存储器单元感测的数据，
[0011]-至少一个参考电路，每个所述参考电路是所述感测放大器电路的复本并且具有输出，所述参考电路通过该输出将输出物理量发送，
[0012]-调节网络，其向每个所述感测放大器电路和每个所述参考电路提供调节信号，其中，所述调节信号通过对所述输出物理量在时间和/或空间上进行平均而获得，
[0013]其中，调节网路包括控制单元，其配置为将所述参考电路的每个输出的物理量与目标均值求和，其中，所述参考电路的所述输出的所述物理量与所述目标均值以相反的符号求和，所述控制单元基于所述求和而发送调节信号，所述调节信号供给到每个所述调节感测放大器电路和每个所述参考电路。
[0014]该存储器器件的其他优选但非限制性的方面如下:
[0015]-目标均值是电压\+(VH-\)/2，VJPVh分别是感测放大器电路和参考电路的工作电压的低电压电平和高电压电平，其限定了各自的低逻辑电平和高逻辑电平；
[0016]-所述参考电路输出中的每一个连接至电容器，该电容器连接至DC电压源；
[0017]-调节信号是每个所述参考电路的所述输出物理量的和与所述目标均值之间的差在时间上的平均；
[0018]-调节信号是被每个所述感测放大器电路和每个所述参考电路用作调节电压的电压；
[0019]-控制单元包括具有反相输入和非反相输入的运算放大器，目标均值被施加到所述非反相输入，而所述反相输入通过至少一个开关和/或电阻器和/或电容器连接至每个所述参考电路输出；
[0020]-每个所述参考电路输出通过至少一个开关接至控制单元，该开关允许控制单元在所述至少一个感测放大器电路和所述至少一个参考电路的感测操作之前和感测操作期间与所述输出断开；
[0021 ]-控制单元包括积分器；
[0022]-积分器包括电阻器和公共积分电容器，该电阻器连接至每个参考电路输出和求和节点；
[0023]-积分器包括开关电容器配置，其与每个参考电路输出相关联；
[0024]-控制单元包括:
[0025]-数字加/减计数器，每个参考电路输出连接至所述数字加/减计数器的输入，
[0026]-数字-模拟转换器，其用于将所述数字加/减计数器的数字输出信号转换为待供给至每个感测放大器电路和每个参考电路的调节信号。
[0027]本发明进一步涉及合并有根据本发明的半导体存储器器件的半导体存储器，以及操作根据本发明的半导体存储器器件的过程。
[0028]本发明还涉及操作根据本发明的半导体存储器器件的过程，该过程包括下述步骤:
[0029]-对每个感测放大器电路和每个参考电路进行相似的操作，
[0030]-根据所述参考电路的每个输出的物理量，在调节网络中产生调节信号，并且将所述调节信号施加到感测放大器电路和参考电路。
【附图说明】
[0031]基于阅读下面的本发明的优选实施方式的具体描述，本发明的其它方面、目标和优点将会变得显然，本发明的优选实施方式的具体描述通过非限制性示例给出，并且是参考所附附图做出的，在附图中:
[0032]-上面已经讨论的图1显示了在公开文本EP2 365 487 A2中引入的单端感测放大器；
[0033]-图2是显示根据本发明的半导体存储器器件的实施方案的示意图，该半导体存储器器件包括与一系列的参考电路相关联的一系列的感测放大器电路，所述参考电路连接至用于补偿PVT引入的变化的效果的控制单元；
[0034]-图3是控制单元的可能的实施方案的示意图，该控制单元包括作为积分器工作的运算放大器，其反相输入通过电阻器和开关而连接至一系列的参考电路的输出；
[0035]-图4a和图4b显示了开关的两个可能的实施方案；
[0036]-图5是控制单元的可能的实施方案的示意图，该控制单元包括作为积分器工作的运算放大器，其反相输入通过开关和开关电容器而连接至一系列的参考电路的输出；
[0037]-图6是控制单元的可能的实施方案的示意图，该控制单元包括数字加/减计数器以及数字-模拟转换器。