处。
[0039]在一个或多个示例中，地址输入和在相应连接区域处与地址输入耦合的地址线之间的距离小于2毫米。
[0040]在一个或多个示例中，系统可包括上述微电子封装件，并且可进一步包括具有与第一端子电连接的接触件的电路板。可以设置壳体，这种电路板可以安装至壳体或安装在壳体内。
【附图说明】
[0041]图1A是根据本发明实施例的多芯片微电子封装件的顶视图；
[0042]图1B是在图1A中也看到的根据本发明实施例的多芯片微电子封装件的底视图；
[0043]图1C是在图1A和图1B中也看到的穿过根据本发明实施例的多芯片微电子封装件的图1B的线1C-1C截取的截面图；
[0044]图2是进一步示出在图1A至图1C中也看到的根据本发明实施例的多芯片微电子封装件的简化示意框图；
[0045]图3是示出在系统中进一步互连的根据本发明实施例的多芯片微电子封装件的示意性框图；
[0046]图4A和图4B是进一步示出根据本发明实施例的多芯片微电子封装件中的地址线和端子的可能布置的平面图；
[0047]图5是示出根据图1A至图1C和图2中看到的本发明实施例的变化的多芯片微电子封装件中的地址线的可能布置的平面图；
[0048]图6A、图6B、图6C和图6D是进一步示出根据本发明实施例的多芯片微电子封装件中的地址线的具体布置的部分示图；
[0049]图7A是示出布置根据本发明实施例的第一和第二多芯片微电子封装件并与翻盖式结构的电路板互连在一起的实施例的截面图；
[0050]图7B是示出多芯片封装件上的端子的可能布置的示意性平面图，诸如还用于图7A中看到的实施例；
[0051]图8是进一步示出在系统中互连的多芯片封装件的翻盖式布置的示意图；
[0052]图9是根据本发明实施例的多芯片封装件的顶视图；
[0053]图10是示出根据图1A至图1C和图2看到的本发明实施例的变化的多芯片微电子封装件中的地址线的可能布置的平面图；以及
[0054]图11是示出根据本发明实施例的系统的示意图。
【具体实施方式】
[0055]为了支持增加数据带宽和速度以及在一定程度上减小尺寸的前述目标，多个微电子元件(诸如半导体芯片)可以在一个公共微电子封装件中组装到一起，其中这一个公共微电子封装件具有耦合至多芯片的至少一些公共端子，用于连接封装件与另一部件(诸如电路板或平板)的对应接触件。然而，随着在系统(诸如上面讨论的计算机和其他处理器使能的设备)中增加操作速度和数据传送率而出现具体的挑战，其中加载到公共信令总线(诸如命令地址总线)会影响信令速度，从而影响系统性能。本文所描述的本发明实施例可以通过减小各个微电子元件和总线之间的连接长度而帮助减少加载到公共信令总线上。在本文提供的示例中，提供多芯片封装件，其中地址信息(通常还有命令信息)在封装件的支持封装件的多个芯片的衬底上延伸的总线上路由，每个芯片都在总线延伸通过的相应连接区域处耦合至总线。
[0056]在以下描述中，除非另有指定，否则两个以上的导电部件“电连接”、“耦合”、“电耦合”或具有“电连接”等的表述应该表示这两个部件被电耦合以允许交流电流(“AC电流”)在两个部件之间流动，并且可能允许直流电流(“DC电流”)在两个部件之间流动，而无论是否存在或不存在被两个部件共享的直接物理连接。
[0057]根据本发明的实施例设置微电子封装件，其中至少第一和第二微电子元件(例如半导体芯片)在单个微电子封装件(在封装衬底上具有公共地址线的集合)中进行组合。在示例中，封装衬底可以具有聚合物材料或者聚合和无机介电材料的组合(诸如聚酰亚胺、环氧树脂、玻璃环氧材料，例如“FR-4”、BT(胺三嗪)树脂等)的介电元件，或者可以具有其他无机组成材料(诸如玻璃或陶瓷材料)。这种封装衬底通常可以在垂直于芯片表面的方向上具有几十微米到几百微米的厚度。地址线被配置为将在组件的第一端上接收的地址信息沿着公共地址线相对于第一端以第一和第二对应延迟耦合至第一和第二微电子元件。如本文所使用的，本文中导电结构(诸如导电焊盘、迹线、互连件，尤其是地址线)设置在部件(例如，封装衬底或芯片载体、中介片、电路板等)“上”是指这些焊盘、迹线、互连等被互连部件直接机械支持，无论导电结构是否位于互连部件的暴露表面处或者部分地嵌入到暴露表面下方的互连部件内或完全嵌入到互连部件内。
[0058]示意性地，微电子封装件可以是表面安装技术(“SMT”)封装件，其具有端子(诸如连接盘网格阵列、球栅阵列)或者任何数量的可用于将端子安装至电路板(例如，母板、子系统板、模块电路板或卡、柔性电路板等)的对应接触件的其他适当端子，其中模块电路板可具有用于与系统的使用模块的另一电路板连接的又一些端子。
[0059]图1A、图1B和图1C示出了根据本发明实施例的微电子封装件100。如图1A所不，在一个不例中，微电子封装件包括多个微电子兀件110、112、114和116，每一个都是裸半导体芯片。典型地，每个微电子元件都包括存储器存储阵列，并且可以是存储器存储阵列功能是其主要功能的半导体芯片的类型。这种微电子元件的具体示例为或者包括动态随机存取存储器(DRAM”)芯片。这种存储器芯片的普通示例是符合用于前代和后代的双数据率(“DDR”)版本3、版本4的JEDEC规则以及符合用于前代和后代的低功率双数据率(“LPDDR”)版本3(以下称为“LPDDRx”)的JEDEC规则、前代和后代的图形双数据率(“GDDRx”)的JEDEC规则的芯片。
[0060]如图1A、图1B和图1C所不，微电子兀件在微电子兀件的面对衬底的表面102的表面处具有接触件140，接触件140通过引线(可以是接合线142或者可以与沿着衬底101延伸的迹线集成)耦合至衬底的端子120、121、124。如本文参照部件(例如，中介片、微电子元件、电路板、衬底等)所使用的，导电元件位于部件的表面处的表述表明，当部件不与任何其他元件组装时，导电元件可用于与从部件外部朝向部件表面在垂直于部件表面的方向上移动的理论点接触。因此，位于衬底表面处的端子或其他导电元件:可以从该表面凸出；可以与该表面平齐；或者可以相对于该表面凹陷到衬底中的孔或凹部中。接触件140包括用作微电子元件的地址输入(可以接收地址信息或者地址信息输入至微电子元件)的部分。接触件140还包括数据接触件，通过其使得数据被输入或输出至微电子元件，或者更常见地可以通过相同的数据接触件输入和输出。其他接触件140可用于将封装件100耦合至时钟信号、命令信号(诸如写使能、行地址选通、列地址选通、电源和地)以及可能的多电源和地参考等。
[0061]在另一示例中，微电子元件可以是半导体芯片，其具有沿着该芯片的表面延伸的与芯片的接触件连接的一个或多个附加布线层。
[0062]在图1A、图1B和图1C中，与第一表面102平行的方向在本文被称为“水平”或“横”向，而垂直于第一表面的方向在本文被称为向上或向下方向并且在本文还称为“垂直”方向。本文所指的方向在所指结构的参考坐标系中。因此，这些方向可以相对于常规参考坐标系或重力参考坐标系处于任何定向。一个部件被设置在比另一部件更高高度的“表面上方”的表述表示一个部件相对于另一部件在远离表面的同一垂直方向上具有更大距离。相反，一个部件被设置在比另一部件更小高度的“表面上方”的表述表示一个部件相对于另一部件在远离表面的同一垂直方向上具有更小距离。
[0063]从图1B和图1C进一步看出，封装件100可在封装件与表面102相对面向的表面104处具有多个端子120、121、124。如图1B所示，端子可以设置在区域阵列中，其具有在平行于衬底的表面104的同一方向(即，在诸如平行于表面104的“垂直”封装布局方向160或“水平”封装布局方向162的方向)上延伸的多于三行的端子。在一个示例中，端子可以是任何类型的端子，诸如前面所述。端子包括第一端子120的集合和第二端子121的集合，它们可以主要或完全设置在表面104的中心区域内，分别位于微电子元件110、112、114、116的相邻和最接近边缘130、132、134、136之间。在一个示例中，第一和第二端子可以被配置为承载地址信息，例如其可耦合至封装件内的芯片的地址输入并且可用于指定封装件内的两个以上的芯片的存储器存储阵列内的位置。第三端子124(设置在衬底的中心区域外)可以包括用于在去向或来自微电子元件的一个或多个方向上承载数据的端子，并且可以包括耦合至微电子元件上的各个接触件的端子，诸如用于连接至电源和地。
[0064]在一个示例中，如图1C所示，第一端子和第二端子可以耦合至地址线126的集合。如本文所使用的，“地址线的集合”表示衬底上的导电元件(诸如迹线和互连件，它们一起可用于路由来自端子的地址信息)以及衬底上的第一和第二微电子元件耦合至地址线的至少第一和第二连接区域中的每一个的集合。在一些情况下，“地址线”可被配置为将地址信息(另外还有命令信息，诸如前述WE、RAS和CAS信息或信号)承载到微电子元件的对应接触件140。图2示出了互连的原理，其在为了说明和示出的目的而简化的附图中支持封装内“飞越式(fly-by)”信令结构。在图1A、图1B、图1C和图2的示例中，地址线被配置为将地址信息承载到封装件中的微电子元件110、112、114、116。进一步参照图2，在一个示例中，可以配置封装件，使得第一端子120-1、120-2分别在第一区域126A处耦