在存储器装置内配置数据选通信号的装置与操作方法
【技术领域】
[0001]本发明是有关于一种在非挥发式存储器装置内，配置数据选通信号的装置。
【背景技术】
[0002]非挥发性存储器，例如闪存，是一种在电源关闭时，仍能维持所存储的数据的半导体。与硬盘相比，闪存装置的读取访问时间较为快速，且具有较佳的耐震强度。因此，闪存装置被广泛的应用在许多装置，例如:用于存储计算装置、手机、可携式音乐播放器与其他消费性电子产品的数据。
[0003]部分的非挥发式存储器装置在操作时，会与存储器控制器提供的外部频率信号(external clock)同步。采用此种方式进行同步时，可通过数据选通信号代表存储在非挥发式存储器装置内的数据可供存取。
[0004]请参见图1，其是对挥发式存储器装置进行读取操作的信号示意图10。信号示意图10说明数据选通信号DQS与外部频率信号CLK同步，藉以存取数据信号DQ。数据选通信号DQS的上升沿与外部频率信号CLK的高逻辑电平同步。数据选通信号DQS的下降沿与外部频率信号CLK的低逻辑电平同步。请参考数据选通信号DQS与数据信号DQ，数据选通信号DQS的第一上升沿代表数据信号DQ的第一位(DO)可用于存取；数据选通信号DQS的第一下降沿代表数据信号DQ的第二位(Dl)可用于存取。
[0005]虽然数据选通信号DQS的第一上升沿与外部频率信号CLK的第一上升沿间存在延迟(delay)，但数据选通信号DQS与外部频率信号CLK仍维持同步。S卩，当外部频率信号CLK为高逻辑电平时，数据选通信号DQS上升至高逻辑电平。通过使数据选通信号DQS与外部频率信号CLK同步的方式，能减少传送数据信号DQ的错误。这是因为与外部频率CLK同步的资料选通信号DQS，能够适当的指出数据信号DQ可被使用。
[0006]然而，为了达到较高的数据传输率，外部频率信号CLK的速度与频率不断，导致数据选通信号DQS的第一上升沿与外部频率信号CLK的第一上升沿间的延迟变得显著。请参见图2，其是外部频率速度增加时，非挥发式存储器装置进行读取操作的数据传输的信号示意图20。图2标示外部频率信号CLK的第一上升沿22，以及数据选通信号DQS的第一上升沿24与第一下降沿26。在数据选通信号DQS的第一上升沿24与外部频率信号CLK的第一上升沿22间的延迟，较外部频率信号CLK在第一高逻辑电平的期间更长。因为延迟的缘故，导致数据选通信号DQS的第一上升沿24不再与外部频率信号CLK的高逻辑电平同步。同理，数据选通信号DQS的下降沿26也未能与外部频率信号CLK的低逻辑电平同步。此种延迟将导致数据传输的错误。在数据信号DQ与数据选通信号DQS路径间不匹配的负载(loading)/绕线(routing)及/或数据信号DQ或数据选通信号DQS信号线上的同步切换噪声(因为同时切换多个缓冲器/反相器所导致)也使此种延迟更加恶化。此外，数据选通信号DQS相对于外部频率信号CLK间的延迟会受到不同因素影响，例如操作温度(operatingtemperature)、操作电压(operating voltage)与制造过程(fabricat1n processes) ο
【发明内容】
[0007]本发明是有关于一种在存储器装置内配置数据选通信号的装置与操作方法。
[0008]根据本发明的第一方面，提出一种非挥发式存储器装置，包含:一存储器核心，用于存储一数据，该数据根据一外部频率信号而由该存储器核心输出；一输入缓冲器，用于接收该外部频率信号并提供一输入频率信号；一同步电路，用于接收该输入频率信号并提供一输出频率信号，该同步电路使该输出频率信号与该外部频率信号同步，且该同步电路包含一延迟电路；一数据选通输出缓冲器，用于接收该输出频率信号并提供代表由该存储器核心输出的该数据可供存取的一数据选通信号，该数据选通信号相对于该外部频率信号具有一可调整的信号延迟；一频率电路元件，耦接至该存储器核心，其接收该存储器核心输出的该数据与该输出频率信号，并输出与该输出频率信号同步的该数据；以及一延迟控制电路，用于提供一延迟控制信号至该延迟电路，该延迟电路因应该延迟控制信号而调整该数据选通信号的该信号延迟。
[0009]根据本发明的第二方面，提出一种用于使频率信号同步的电路，包含:一同步电路，用于接收一输入频率信号并提供一输出频率信号，该同步电路使该输出频率信号与一外部频率信号同步，且该同步电路包含一延迟电路；一选通输出缓冲器，用于接收该输出频率信号并提供一选通信号，该选通信号相对于该外部频率信号具有一可调整的信号延迟；以及一延迟控制电路，用于提供一延迟控制信号至该延迟电路，该延迟电路因应该延迟控制信号而调整该选通信号的该信号延迟。
[0010]根据本发明的第三方面，提出一种使频率信号同步的电路，包含:一输入缓冲器，用于接收一外部频率信号并提供一输入频率信号，该输入缓冲器具有一第一延迟长度；一同步电路，用于接收该输入频率信号并提供一输出频率信号，该同步电路使该输出频率信号与该外部频率信号同步，该同步电路包含:一延迟电路，具有一第二延迟长度与一可调整的延迟长度；一正向延迟线，具有一第三延迟长度；一反向延迟线，具有一第四延迟长度；一镜像控制电路，用于使该第四延迟长度匹配于该第三延迟长度；以及一内部缓冲器，具有一第五延迟长度，其中该第一延迟长度、该第二延迟长度、该第三延迟长度、该第四延迟长度与该第五延迟长度的一总和为该外部频率信号的一完整频率周期的期间的正整数倍；一选通输出缓冲器，用于接收该输出频率信号并提供一选通信号，该选通信号相对于该外部频率信号具有一可调整的信号延迟；以及一延迟控制电路，用于提供一延迟控制信号至该同步电路的该延迟电路，该延迟电路因应该延迟控制信号而调整该延迟电路的该可调整的延迟长度，藉以调整该选通信号的该信号延迟。
[0011]根据本发明的第四方面，提出一种在一非挥发式存储器装置内配置一信号延迟的方法，包含以下步骤:接收一外部频率信号；提供一数据选通信号，该数据选通信号代表存储在该非挥发性存储器内的数据可供存取，该数据选通信号相对于该外部频率信号具有一可调整的信号延迟；以及提供一存储器操作指令至该非挥发式存储器装置，进而调整该信号延迟。
[0012]为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合所附附图，作详细说明如下:
【附图说明】
[0013]图1，其是对挥发式存储器装置进行读取操作的信号示意图。
[0014]图2，其是外部频率速度增加时，非挥发式存储器装置进行读取操作的数据传输的信号示意图。
[0015]图3，其是本发明的非挥发式存储器装置的实施例的示意图。
[0016]图4A、图4B是根据本发明构想的实施例的延迟电路。
[0017]图5，其是根据本发明构想的实施例的延迟控制电路的示意图。
[0018]图6，其是根据本发明构想的存储器写入指令的实施例的示意图。
[0019]图7，其是根据本发明构想的非挥发式存储器装置的实施例的示意图。
[0020]图8，其是根据本发明构想的非挥发式存储器装置的另一实施例的示意图。
[0021]【符号说明】
[0022]信号示意图10
[0023]数据选通信号DQS
[0024]外部频率信号CLK
[0025]数据信号DQ
[0026]外部频率信号CLK的第一上升沿22
[0027]数据选通信号DQS的第一上升沿24
[0028]数据选通信号DQS的第一下降沿26
[0029]非挥发式存储器装置30、70、80
[0030]存储器核心302、506、702、802
[0031]频率电路元件304、704、804
[0032]输入缓冲器306、706、806
[0033]同步电路308、708、808
[0034]数据输出缓冲器310、710、810
[0035]数据选通输出缓冲器312、712、812
[0036]延迟控制电路314、50、714、814
[0037]相位侦测器308B、708B
[0038]移位寄存器308C
[0039]延迟线308D
[0040]延迟电路308A、40A、40B、708A、808A
[0041]指令接口316、502
[0042]输出延迟电路318、718、818
[0043]信号延迟元件402A-1、402A-2、402A-3、402A-4、402A-5、402A-6、402B-1、402B-2
[0044]旁路电路402A-S
[0045]晶体管NMOSl、NM0S2、PMOSl、PM0S2
[0046]偏压电路404B
[0047]栅极电压PBIAS、NBIAS
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