专利名称：用于提供集成电路独特识别码的系统及方法
背景技术：
发明领域本发明一般是关于用于独特识别集成电路的系统，且特别是关于一个可以埋入集成电路中的装置，其由于随机产生的芯片对芯片或元件对元件的参数变量，而产生每一个被实施的集成电路芯片的独特输出识别。
相关先前技术的描述集成电路是按批量生产的，以使所有的集成电路芯片是一致的，藉此降低制造成本并增进品质。然而，能够辨别每一个个别集成电路及其他集成电路是有用的，举例而言，为了追踪其制造来源，或者为了识别一个采用该集成电路的系统。个别可识别的集成电路能够用于使交易有效、设定信息路径，透过海关追踪物件、验证版税数目、恢复被偷的物品、使软件有效及许多其他用途。
众所周知的是，将电路纳入一个产生识别芯片的特性及形式的信号的芯片中。于1991年9月24日公告的美国专利公告案第5,051,374号名称为“制造具有辨识样式的半导体装置的方法”，专利权人为加滨(Kagawa)等人，显示一种用以辨识掩膜式编程化只读存储器(mask-Programmed ROM)形式的技术。不同形式的只读存储器可以有不可分辨的可见结构，然而，该专利叙述产生一个可见样式在该只读存储器之上以识别其特性的特别处理步骤。于1979年4月17日公告的美国专利公告案第4,150,331号名称为“用于集成电路的记号编码”，专利权人为拉雪(Lacher)，叙述一个当受激励时放置一个特定型态的辨识子在电路的接脚上的埋入式系统。于1992年1月7日公告的美国专利公告案第5,079,725号名称为“与扫描设计系统及扫描测试技术一起使用的芯片识别方法”，专利权人为吉耳(Geer)等人，叙述一种结合特定形式识别扫描测试链的方法。这些辨识方法是用于指示组合中被制造或置放的元件的形式的，然而，这些方法并不对个别芯片作区别。
已经知道的技术是，当制造芯片时是量身订做每一个个别芯片，以使芯片是可独特识别的。如此的量身订做是当芯片制造时可以被实施，典型地是刻一个独特样式于模片(die)上，或者在其制造之后，举例而言，由采用电或激光信号以在某些方面改变其电路。于1997年6月24日公告的美国专利第5,642,307号名称为“模片识别子(identifier)及模片识别方法”，专利权人为爵尼根(Jernigan)，包括一个于芯片上的非挥发性、可编程只读存储器(PROM)。在该芯片被制造之后，该可编程只读存储器被编程设计成储存日期，批号、晶圆号码及晶圆位置，以及其他有用的制造数据。
于1983年12月6日公告的美国专利第4,419,747号名称为“用于提供在半导体中处理及测试信息中的方法及装置”，专利权人为乔登(Jordan)，储存类似的信息于已有的可编程存储器阵列的延伸存储器之中。当一个不正常的电压组合出现在该输入接脚上且被该芯片所侦测，而拒绝装置的正常功能时，该信息能够被读取。
于1991年10月8日公告的美国专利第5,056,061号名称为“用以在电路模片上使用的场效应管电容器编码信息识别电路”，专利权人为阿契拉斯(Akylas)等人，揭示使用高电压信号，以击穿于每一个个别芯片内的电容器结构，使得该芯片的某些方面的特性是以某些可识别的方式予以永久改变。1996年9月3日公告的美国专利第5,553,022号名称为“集成电路识别设备及方法”，专利权人为卫恩(Weng)等人，实施一个于金属氧化物半导体场效应管的栅极氧化物上的类似击穿。在上述两种情况下，氧化物是永久被改变，且此需要小心的电路设计及处理特性，以可靠地操作。于1988年8月23日公告的美国专利第4,766,516号名称为“防止未授权的复制及其使用而保密集成电路的方法及装置”，专利权人为欧日德米尔(Ozdemir)等人，揭示以激光或聚焦的离子光束改变一个半导体模片。虽然如此的方法是有效地为每一个芯片提供一个识别证(ID)，但是其需要额外的处理步骤以量身订做每一个个别芯片，其增加芯片制造过程的时间及成本。
其他技术不会造成集成电路模片的电可侦测修改。反而，其实际上是将一个样式刻在模片表面的未使用部分，以由一个机器或使用显微镜的人员观察到。于1994年9月27日公告的美国专利第5,350,715号名称为“芯片识别机构”，专利权人为李(Lee)，揭示施加点的样式至晶圆的每位置的电无源区域。此可以利用施加一个额外掩膜步骤于整体晶圆上而完成。于1985年4月16日公告的美国专利第4,510,673号名称为，“激光写入芯片识别方法”，专利权人为席尔斯(Shils)等人，叙述使用一个X-Y可控制激光光束以产生于芯片表面的识别样式。
虽然上述方法能够为每一个芯片提供一个独特识别，但是其于半导体制造过程期间需要特别的处理步骤，因而增加制造过程的成本及时间。因此，需要一种用以可信赖地且容易地辨认及验证个别集成电路且不需要任何额外的制造步骤或设备的方法。
发明内容
根据本发明的一个观点，一个集成电路识别(ICID)电路对于每一个芯片产生一个独特的识别码或记录，其中，甚至该集成电路识别电路是制造在所有使用相同掩膜的芯片上的情况还包括在内。该集成电路识别电路包括一组电路单元，且根据对这些单元输出的测量而产生其输出的识别码，这些单元是当制造芯片时自然产生的随机参数变量的函数。当单元的数目足够大时，每一百万个芯片能设有一个独特的识别码，而不必量身订做每一个芯片。
根据本发明的另一个方面，该单元是被组织成一个阵列，且该集成电路识别电路还包括一个电路，其用以轮流选择该阵列的每一个单元，测量该元件的输出，且根据该阵列的所有单元的测量输出的样式而产生该芯片识别码。当在阵列中的元件数目够大时，对于一个集成电路芯片的集成电路识别电路测量出的阵列元件特性的样式将有很高的机率是唯一的。即使当类似的集成电路识别电路是设置在其他数百万个集成电路芯片之中时，该识别样式将会与任何其他集成电路的集成电路识别电路的样式不同。因此，由一个集成电路识别电路所产生的输出数据的值作为一个该芯片的独特“指纹”，其中，其被设置成能够被使用作为一个容易存取的芯片唯一识别码。
根据本发明的一个进一步观点，在一个较佳实施方案中，该阵列的元件是具有互相连接的源极及栅极的金属氧化物半导体场效应管(MOSFET)对。每一个金氧半导体场效应管对的可测量输出代表其漏极电流之间的差异，其是相当易受芯片制造中自然产生的变动所影响。
本发明为集成电路识别电路提供一种装置，该装置用以致能每一个数以百万计的芯片独特且可靠地识别自己，而不必在芯片制造期间及之后，使用花费高且耗时的额外处理步骤而量身订做每一个芯片。
本说明书的结论部份特别指出且明显地声明本发明的主题。然而，熟习本项技术的人士阅读下列说明及观看附图，将会相当了解本发明的结构及操作方法，其中，类似的参考符号是指类似的元件。
图1是以方块图的形式说明根据本发明的具有一个设置其内的识别电路的集成电路；图2以更详细的方块图的形式说明图1的集成电路识别装置；图3以更详细的方块图的形式说明图2的识别单元的阵列；图4是一个说明图3的典型识别单元的示意图；图5是一个说明在两个标称相同的P沟道金属氧化物半导体场效应管内的正常的漏极电流不匹配的图；图6是一个金属氧化物半导体场效应管的剖面图，其说明于金属氧化物半导体电压临界的固定块体电荷的效应；图7是一个说明两个不同的金属半导体处理的临界电压不匹配的统计分布图；图8是说明5个分别连接至一对输出线及一对负载电阻的可选择识别单元的示意图；图9是一个由图8的5个序列选择出的识别单元产生的差分电压输出图；图10以更详细的方块图的形式说明图2的测量电路；图11是以示意图的形式说明图10的测量电路的负载及错误侦测部分；图12是以示意图的形式说明图10的自动归零比较器；图13是一个说明在图12的自动归零比较器中的信号特性的时序图；图14是以更详细的方块图的形式说明图2的激励电路；图15是以示意图的形式说明图14的地址定序器及时序选通产生器；图16是一个说明在图2的集成电路识别电路中波形的时序图；图17是以示意图的形式说明一个形态(type)识别单元；图18是一对说明一个分类的识别记录形成的表；图19是图示作为临界漂移的一个函数的比特错误的机率；图20是图示对于1万亿的样本而言，由25％的临界漂移所造成的绝对范数的统计分布。
优选实施例的描述本发明是关于一个示于图1的集成电路识别电路38，其可与其他电路42结合在一个集成电路芯片40之中。为了响应通过控制输入36而来的控制及时序数据，该集成电路识别电路38在集成电路输出端点处产生一个独特识别集成电路芯片40的输出数据序列识别码。在制造集成电路芯片40之后，制造商可以记录该集成电路识别电路38的输出识别码于一个识别记录器44之中。此后，当控制输入36通知该集成电路识别电路识别时，利用集成电路识别电路38所产生的独特识别码，无论何时及何地，该特定芯片能够被识别出。
已经知悉的是，为每一笔大数目的集成电路芯片提供一个非挥发存储器，以储存及读取独特识别每一个芯片的识别码。然而，如此的先前技术的芯片识别码系统需要在集成电路制造期间或之后，使用额外的处理步骤，将个别的识别码写入每一个个别的集成电路之中。此项额外的订做步骤对于每一个集成电路芯片而言是增加集成电路制造过程的时间及成本。另一方面，集成电路识别电路38并不需要对于每一个其所装设的芯片作任何订做的程序，以确保该输出识别码对于每一个芯片来说是独特的。即使相同的集成电路识别电路38可能设置于数百万个集成电路芯片之中，任何两个芯片的集成电路识别码产生相同的输出识别码的机率是很低的。因此，该集成电路识别码电路对于先前技术的芯片识别系统是有所改进的，这是因为其不需要任何个别芯片的订做程序。
集成电路识别电路38利用从一组自然地随着芯片至芯片及电路元件至元件之间而变化的电路参数的测量而推导出其输出识别码，以达成此项技术。由于自然且随机的参数差异，所以没有两个集成电路是真正相同的。举例而言，即使尽我们之力，还不可能制造两个完全一样的晶体管，即使利用类似的过程、使用类似的掩膜而在相同的集成电路模片的相邻区域制造两个场效应管。我们还无法使两个场效应管一样，这是因为它们的大小是光子穿透掩膜的随机累积的结果，且其掺杂水平及分布是由热扩散及离子植入而来的掺杂原子随机分布的结果。设计者长久以来即知晓这种于场效应管及其他集成电路元件上的行为的随机参数变量的影响，且当设计集成电路时，已将其考虑进去。一个好的集成电路设计确保一个集成电路的所有复制品的特性是如预期的，即使形成这些集成电路的场效应管及其他电路元件显示因元件间或芯片间的不同造成的工作特性上的随机变异。
虽然如此的随机参数变量已经是集成电路设计者必须去克服的问题，但是本发明的集成电路识别电路38却利用这些变异。在本发明的较佳实施例中，每一个集成电路识别电路38包括相同设计单元的一个阵列。每一个单元是产生一对电流的合适的简单场效应管电路，该对电流的差是被影响形成该单元的场效应管工作特性的随机参数变量所影响。集成电路识别电路38测量该阵列的每一个单元的两个输出电流之间的差，且编码对所有单元的测量值成为一个该测量的特别组合的独特的单一输出识别码。当该阵列够大时，设置于任何一个集成电路芯片中的集成电路识别电路38的单元阵列将产生当集成电路识别电路设置在任何数百万个其他集成电路芯片时测量的相同组合的机率是非常低的。因此，一个在如此形式中所产生的识别码能够被使用作为每一芯片的独特识别码。
集成电路识别电路38是优于先前技术的芯片识别系统，这是因为在其制造期间或之后，并不需要对每一个个别芯片作任何订做的修改，以使其识别码是独特的。当其测试该芯片的逻辑时，一个集成电路测试者将很容易及快速地取得及记录芯片的识别码。
集成电路识别电路的结构图2是以更详细的方块图的形式说明图1的集成电路识别电路38。集成电路识别电路38包括许多行及列单元的一个阵列。当阵列的每一个单元被选择时，在阵列输出线AOH及AOL产生一对输出电流IH及IL。电流IH及IL是由在选择出的单元内的类似晶体管所产生，且是几乎相同的。但是由于由随机参数变量造成的场效应管间的差异，电流IH及IL将不会准确地匹配。电流IH及IL之间的差是随单元至单元而变的。
一个激励电路48通过提供行选择数据(ROW)及一个列选择数据(COL)至阵列46以轮流地分别选择及激励该单元中的每一个，以响应控制输入36。当其选择一个单元时，激励电路48送出时序信号(TIMING)至一个测量电路50，以通知其何时测量所选择出的单元的电流IH及IL之间的差。在本发明的较佳实施方案中，每一个单元包括P沟道的金属氧化物半导体场效应管(MOSFETs)。激励电路48还产生一个N阱偏压控制线WELL，以控制在识别单元阵列46中的P沟道金属氧化物半导体场效应管之下的N阱的偏压。当该集成电路被致能时，该N阱被偏压导通，在供应正电压下，允许该识别阵列作操作。当该集成电路被禁能时，该N阱被偏压至负值供应电压，而与所有其他信号线一起连接至该识别单元阵列46。此消除当该集成电路识别电路不用时，在该识别单元上的电气上的压力，帮助保护这些单元防止漂移。
被从激励电路48而来的TIMING选通所定序的测量电路50，测量每一个单元的电流IH及IL之间的电流差，且如下文详述，产生一个具有基于阵列46的所有单元的测量到电流差的特定样式值的串行输出识别码。
单元阵列图3是以更详细的方块图的形式说明图2的阵列46，图4是以示意图的形式说明阵列46的一个典型单元62。虽然为了简化起见，图3显示的阵列是包括一组3行及6列的单元62，应该被包括在阵列46中的单元46的数目主要是将被唯一地识别出的集成电路的数量的函数。如下文所述，当图2的集成电路识别电路38被应用于几百万个集成电路之中时，需要一个较大阵列(举例而言，16×16)以提供想要的识别解析度。
图4显示每一个单元62包括一对实质上类似的P沟道金属氧化物半导体场效应管66及68，该对场效晶体管66及68具有共同连接至由图2的激励电路48而来的行选择数据的一个比特60的栅极，且具有共同连接至由激励电路48而来的列选择数据的一个比特58的源极。一对输出线，AOH及AOL，连接至阵列46的所有单元的。所有每一个给定的单元的金属氧化物半导体场效应管66的漏极是与AOH相连的，且所有金属氧化物半导体场效应管68的漏极是与AOL相连的。图2的激励电路48利用拉升其列(COL)选择线58成为“高”电位，同时拉引其行(ROW)选择数据比特60至一模拟偏压电压，而选择及激励一特定的单元62。如此一来，则将使该单元的两个金属氧化物半导体场效应管66及68导通，而该行(ROW)及列(COL)选择比特线电压被调整成驱动该两个金属氧化物半导体场效应管成为饱和区域的操作。当一个选择出的单元62的两个金属氧化物半导体场效应管导通时，其导通电流且流经其漏极，且其漏极电流出现在阵列输出线AOH及AOL上。该AOH及AOL线终止于在该测量电路50内的负载，且被偏压成一个足够低的电压，以确保在该选择出的行的其他地方未选择出的单元不会导通。
假如在该选择出的单元中的金属氧化物半导体场效应管对66及68是真的完全相同，其将产生相同的漏极电流至AOH及AOL。然而，因为随机参数变量确保该金属氧化物半导体场效应管66及68将有稍微不同，即使我们设法使其近似，其漏极电流IH及IL将会稍微不匹配。该不匹配的量反应该两个场效应管之间的参数变量的量。
图5图示了当栅极电压改变时两个具有不匹配电压临界值的金属氧化物半导体场效应管的漏极电流。该金属氧化物半导体场效应管产生的电流72是临界值76处导通的，而该场效应管产生的电流74是临界值78处导通的，造成一个临界电压不匹配80。因为金属氧化物半导体场效应管是非线性元件，该两个元件之间的漏极电流差能够被预期为随著电压而增加。然而，对一个在图2的测量电路50中的相等的非线性负载而言，该元件间的临界差能够被预期成产生一个几乎为常数的输出电压差。
金属氧化物半导体场效应管还可以改变导电率及临界值，且导电率的变异将出现在图5的图形中，而作为斜率的差。因为导电率的变异可以是在掩膜特性中的固定样式变异的函数，所以偏压该阵列成为低电流，使得不依赖掩膜的临界变异能够支配是重要的。
图6以一个简化的横剖面说明一个包括形成于一基片92的栅极86、源极88及漏极90的典型的金属氧化物半导体场效应管84。典型地该金属氧化物半导体场效应管的临界电压是该沟道的宽度及长度及栅极导体的掺杂的弱函数(Weak function)，且是埋入在栅氧化物之下的基片的半导体沟道物材料之中的掺杂原子94的随机置放的强函数(Strong function)。假如是被恰当地制造，这些掺杂原子被固定于某处，且不会移动，除非受制于不寻常的高电场或温度。这意味着个别的金属氧化物半导体场效应管的临界电压易于保持固定，虽然该临界电压会因为在每一个场效应管沟道中的掺杂原子94的位置及数目的变异而随著元件不同而改变。
金属氧化物半导体临界值不匹配当我们以示意图4的方式连接金属氧化物半导体场效晶体管对时，典型地，当该两个金属氧化物半导体场效应管是名义上类似时，其临界电压不匹配产生一个在其漏极电流大约为其最大值的百分之一的差异。该漏极电流不匹配能够被该金属氧化物半导体场效应管的跨导增益所区分以推论该临界电压不匹配，其是遵循高斯统计分布的。图7显示两个高斯分布，较窄的分布104是对于0.5微米有效沟道长度而言，而较宽的分布102是对于0.3微米有效沟道长度而言，且其是根据拓麻久美津浓(Tomohisa Mizuno)等人在国际电机电子工程电子装置期刊(IEEE Transactions on Electron Devices)第41册第11号1994年11月第2216至2221页发表的“由于金属氧化物半导体场效应管中的沟道掺杂数目的统计上变异的临界电压扰动的实验研究”的数据，在此并入作为参考。该文件显示该项变异是与距离无关的，且在元件对之间也是不相关的。在较短沟道处理的不匹配的增加是增加随机参数变量，且因此增加由集成电路识别电路所提供的识别韧度(robustness)，也可见于唐仁亥(Xinghai Tang)等人发表在超大规模集成系统的国际电机电子工程期刊(IEEE Transactions on Very LargeScale Integration Systems)第5册第4号1997年12月第369至376页之上，在此并入作为参考。
通过多个识别单元定序图8说明图3的阵列46的单列单元62，其共用一条共用的行选择比特线60及共用的输出线AOH和AOL，且每一个单元分别透过一组源极选择开关108之一，连接至正电源供应轨106，该源极选择开关108是在图2的激励电路48内实施的。该阵列输出线AOH及AOL是连接至代表图2的测量电路50的输入阻抗的输出负载电阻110的一差动对。在金属氧化物半导体场效场效应管对中的临界电压不匹配产生于IH及IL之间的电流不匹配，因而产生一个跨越负载电阻110的差动电压VX。假如金属氧化物半导体场效应管及负载元件的跨导是类似的话，该电路将具有增益值1；一个10毫伏特临界不匹配将会造成一个10毫伏差动输出电压。然而，在负载电阻中的不匹配将会增加一个固定电压偏移至该差动电压VX。每一个单元中的上面的金属氧化物半导体场效应管是与下面的金属氧化物半导体场效应管呈180度的，且具有一个不同的几何中心。这两个结果所产生的这些装置间的偏移电压可以超过该随机不匹配电压。然而，所存在该阵列中的场效应管对将具有相同的方向及几何中心的差，所以这也将作为整个曲线的一个直流偏移，假如只观察阶层改变(step changes)，则该直流偏移将消失。
图9所绘是以时间为函数的跨越电阻110的漏极差的电压VX，该电压VX是当图8的5个单元62的每一个被依序选择时，IH及IL之间的差所造成的。虽然负载不匹配将使整个曲线上移或下移，但是阶层之间的移动倾向于保持不受影响。因此，当图2的测量电路50是根据在连续选择芯片所测量出的电压之间的移动的样式而不是直接根据该输出电压电位本身而作输出识别值的测量时，可得到可重复的输出识别值。
测量电路图10是以更详细的方块图的形式说明图2的测量电路50。图11显示集成电路识别电路50的部分以及阵列46及激励电路48的相关部分，其是以示意图的方式表示的。参照图10及图11，一个负载电路114转变由图2的单元阵列46而来的电流IH及IL成为由一个自动归零比较器120所感测到的单元输出电压VX。自动归零比较器120将由最近选择出的阵列单元所产生的输出电压VX的值与一个先前选择出的阵列单元的VX电压输出的值进行比较，且产生一个指示该两个连续的VX电压哪一个比较高的二进制输出信号(BIT)。
当该集成电路的工作正常时，错误侦测电路118在每一个识别周期的一部分期间，产生一个逻辑0及紧接着的一个逻辑1于每一个错误输出ERR之上。共有8个时钟周期在一个未识别的周期之中。在这些时钟周期的4个周期的期间，该输出选择器122的输出识别码是被从该第一错误输出ERR而来的0及1所驱动，然后，随后被由该第二错误输出ERR而来的0及1所驱动，其是被延迟两个时钟周期。在其他4个时钟周期期间，该输出识别码是被该自动归零比较器120的重复的二进制输出信号输出所驱动。在正常情况下，对于一个识别的输出识别序列为“0，1，0，1，二进制输出信号，二进制输出信号，二进制输出信号，二进制输出信号”。错误侦测电路侦测到一个错误，则该“0，1，0，1”的输出前段将会不同，其指示该识别不可以信赖。
负载及错误侦测电路图11是一个说明在该集成电路识别测量电路50中的许多电路元件的电路图。图11也说明图2的激励电路48的一部分，其产生该行(ROW)选择比特线模拟电压电位以及一个典型的识别阵列单元62。
在该激励电路48之中，每一个行选择线60是透过一个二极管相连的金属氧化物半导体场效管128而连接至一个开关126，该开关126可以进一步将该行选择线60连接至两个正电压轨或者一个电流源124。该行被选择时，开关126是连接至电流源124的。由电流源124而来的电流流经金属氧化物半导体场效管128，导致其导通，且于行(ROW)选择线60上产生一个低模拟电压。假如该行未被选择，则开关126连接行选择线60至该正电压轨，而将未选择行上的所有场效应管关闭。金属氧化物半导体场效应管128是以类似于在每一个单元62中的金属氧化物半导体场效应管的方式适宜地制成，使得实质上类似的电流124将会流过阵列输出AOH及AOL，且流入该负载电路114。
在该负载电路114中，IH及IL电流线上匹配负载装置。该负载装置包括串联及并联的P沟道金属氧化物半导体场效应管的组合，其类似于在每一个单元62中的金属氧化物半导体场效应管。一个连接相同数目的串联及并联金属氧化物半导体场效应管的金属氧化物半导体场效应管的正方阵列，将具有实质上与一个单一金属氧化物半导体场效应管相同的直流特性。然而，这样的阵列将有一个较小的统计变异，因此，图示是在136的每一半中的串联-并联组合物的4个金属氧化物半导体场效应管将有类似单一金属氧化物半导体场效应管的特性，且该组合的金属氧化物半导体场效晶体管对将有类似一个具有改进匹配的金属氧化物半导体场效应管对的特性。
P沟道金属氧化物半导体场效应管是作为负载装置使用的，这是因为其具有跨导之间的相同关系以及如同该单元的金氧半导体场效应管的电流，而造成相同的非线性。此意味着一个在一个单元内的不匹配电压将在该负载及该阵列输出线AOH及AOL之间出现实质上的相同，且将与该电流无关。因此，该输出电压将会对偏压变动以及耦合至该系统的共模干扰信号有相当的抵抗力。该信号阶层的相对大小以及该造成的识别码序列将更不会随时间而变。
负载装置136作为由该模拟负载偏压电压130而来的源极跟随者。偏压该负载的电压是由一个跨越一个二极管连接的金属氧化物半导体场效应管132而来的电流134所产生。该电流134是电流124的8倍。因此，于偏压线130上的电压是比在行(ROW)选择线60上的电压为低，且低到足以确保在该阵列输出线AOH及AOL上的电压总是低到足以使得在该选择出的单元62中的金属氧化物半导体场效应管保持在饱和状态。虽然有许多场效应管串联连接，但是没有一种情况是超过一个临界电压加上一些需要偏压该电路用于正常操作的饱和电压。因此，适当地减少操作电流及时钟频率，该集成电路识别电路能够操作于非常低的电压下，仅仅超过一个金属氧化物半导体场效应管的临界电压。虽然可以采用其他电路方式，以提供具有较大电源的改进性能，但是此电路方式将合理地实施于广泛的电源。此外，跨越这些装置的电压减少诸如栅极氧化物的热载子劣化的电性应变(electricalstresses)，而进一步保护该识别单元阵列的稳定性。
两个由负载场效应管136而来的漏极将电流分流至该错误侦测线116。该分流的电流是连接至N沟道金属氧化物半导体场效应管电流镜144的漏极，该电流镜144镜射电流源140通过二极管连接的N沟道金属氧化物半导体场效应管142而输出电流。假如该电流镜金属氧化物半导体场效应管144产生比该错误侦测线116从该负载装置136所得的电流为多，则这些线被拉引成低电位。这导致缓冲器146在错误输出ERR之上产生低逻辑电位。假如该负载装置电流是比该电流镜144产生的电流为多，该错误侦测线是被拉引成高电位，不经意地修改于阵列输出线AOH及AOL上的电压。
电流源140是被时序(TIMING)信号控制，以产生一序列的比较电流。对于大部分的识别周期而言，此电流是设定于一个高的值，导致该错误侦测线116及错误输出ERR维持低电位。于该8个时钟长的识别周期的一个时钟周期期间，该比较电流140是被降低至一个设定该阵列输出线电流的较高临界电位值。假如AOH及AOL被拉引得太大，其是由于缺陷，错误侦测线116之一将被拉引成高电位，其指示该缺陷是在该错误输出ERR之一之上的。否则，该错误输出将于此周期期间保持低电位。于后续的时钟周期期间，该电流140是进一步被降低至该阵列输出线电流的较低临界值。于正常情况下，这将会导-致错误侦测线116两者皆被拉引至高电位。然而，一个阵列缺陷可能导致AOH及AOL其中之一被拉引得太弱，且该错误侦测线116之一或两者将错误地保持低电位。因此，假如该IH及IL电流是在一个适当范围内，我们将于每一个错误输出ERR之上看到一个逻辑0紧接着一个逻辑1。
因此，在阵列中导致超过一个行或列被选择出的缺陷，或者识别场效应管之一是相当大的，将会导致在该错误输出ERR之一之上出现两个逻辑1。假如没有任何行或列被选择出，或者在一个金属氧化物半导体场效应管或一个互连装置产生开路的情形，我们将看见两个逻辑0。缺陷可以是起因于在地址定序器中的解码或逻辑错误。不论错误的来源为何，大部分的缺陷可以被侦测出及隔离，其是利用观察用于正确序列的脉冲的错误输出线ERR的。因此，错误侦测电路118增加了该集成电路识别电路的可靠度，虽然由于集成电路识别电路的微小体积，其遭遇任何缺陷的机率是相当小，或许每一百万个之中只有100个。
自动归零比较器图12说明图10的自动归零比较器120的一个适合的实施方式。比较器120包括两个有限增益的放大器174和182及一个选通比较器188，该放大器174及182是用以放大在阵列输出线AOH及AOL上的阵列输出电压VX，该选通比较器188是用以转换该模拟差成为一个在二进制输出信号线上的二进制输出。比较器188是被一个由图2的激励电路48而来的时序控制信号(SAMP)所选通。放大器174及182具有大约5的电压增益，使得放大器174及182具有相当高的带宽，且使其对于处理的变异不敏感。放大器174及182是适合以共同质心几何形状阵列排列而成的大的场效应管，以减少电压偏移且增大电源供应干扰信号的排除。该第一个放大器174是透过耦合电容176耦合至放大器182的。被从激励电路48而来的控制信号EER所控制的开关180自动归零这些电容器。
自动归零比较器120测量由连续选择出的识别单元所产生的两个连续VX值之间的差分电压改变的大小。放大器174放大且将VX反相，以驱动耦合电容176的前端。该电容176的输出驱动该差分线对178，该差分线对178是至放大器182的输入。在该识别周期的自动归零部分期间，开关180是关闭的，开关180是连接第二放大器级182的输出回到其反相的输入。此造成强迫该差分线对178至一个小的电压差，大约为第二放大器182的剩余输入偏移，且与在放大器174上的电压无关。一个电压是施加于该电容器176之上的，其等于第一放大器174所放大的阵列输出电压VX。然后，开关180开路，且节点178处的电压保持为小。随后，一个第二识别单元被选择出，此产生一个在阵列输出线AOH及AOL上的新电压VX，其被该第一放大器174所放大，以改变在电容器176的输入侧的电压。因为电容器的输出178已经被这些开关所断开，其是自由的，且可跟随于其输入侧的电压改变，其导致在线178上的差分电压由其预充电值改变成一个正比于VX值的改变乘上该第一放大器级174的增益的新值。此种改变是进一步地为第二级放大器182的增益所放大，以在该选通比较器184上产生相当大的放大电压改变。
在该电压阶层已经存在线184上之后，该比较器188是以比较器时序选通SAMP作选通的。此导致该比较器决定该正或负电压改变成为在比较器输出线BIT上的逻辑1或0。额外的开关及控制信号可以被加至该自动归零比较器电路以加强其性能。特别是，在输入端的大的电压抖动当由一个识别单元切换至下一个单元时可能产生，且切换的钳位电路(clamp)在这些大的电压抖动之后，可以帮助该比较器安定。
激励电路图14是以更详细的方块图的形式说明了图2的激励电路48。激励电路48利用提供适当的行(ROW)及列(COL)选择以循序选择及激励在识别阵列46中的单元，以响应输入数据及控制信号，且产生用以控制该测量电路50的时序(TIMING)选通信号。激励电路48包括一个用以提供输出二进制地址的传统定序器202，以及一对解码器206及208，其用以解码这些地址，以产生供应至该单元阵列的ROW及COL选择信号。激励电路也提供N阱偏压控制信号WELL。
图15说明了图14的定序器202的一个适合的实施例。于此实施例中，行及列地址利用可以是在图1的集成电路40之内或之外的电路，而产生于集成电路识别电路之外。这些地址经由该控制输入36的一个输入端(1NPUT)而串行地移位至一个移位寄存器216。当一个地址移位至寄存器216时，该地址是被写入一个锁存218，且利用图14的解码器206及208而寻址该单元阵列。定序器202包括一个时钟分配器220，其用以将该控制输入的时钟(CLOCK)线的频率除以8，以产生一个二进制计数，以作为施加至一个时序选通解码器222的输入。解码器222产生时序(TIMING)选通信号，其可用于移位寄存器216及地址锁存218，以及需要用来控制图2的测量电路50中的事件时序的时序(TIMING)选通信号。控制输入36的一个致能(ENABLE)线被驱动成高电位，以致能该时钟分配器220及选通解码器222，以初始化该测量程序。至定序器202的控制输入36，当该控制器外接于该集成电路时，可以合适地由一个被传统地址计数器及时钟所驱动的传统JTAG总线所提供。
电路时序图16说明示于图2，图10，图11及图15中的集成电路识别电路的不同信号的时序。最上面的波形是该输入控制信号时钟(CLOCK)的周期性波形。所有的行为皆适当地限制于此时钟的上升缘，虽然相对的缘或者两者的缘可以被使用。每8个时钟，输入数据是被捕捉至该输入移位寄存器216，而被平行地载入地址锁存218。在于该输入上的地址的第一个比特出现之后，一个地址锁存218被选通8个时钟期间。当图3的阵列46需要更多地址比特时，该8个时钟“识别周期”可以更长。
4个锁存地址的比特被解码成为16个列(COL)选择线58之一。该锁存地址的其余4个比特被解码成为行(ROW)选择线60之一。该COL线58被确认为正电位，而该ROW选择线60被确认为负电位。对于一个在地址转换的附近期间，所有的COL选择线58预充电成低电位，而所有ROW选择线60预充电成高电位。此造成不选择所有在识别单元阵列46中的识别单元，在相同的预充电期间，该断开的阵列输出线AOH及AOL是充电成高电位，当该行及列线被确认时，该识别单元之一被选择，且该阵列输出线AOH及AOL改变成反映该电压差的值。该电压改变被测量电路中的自动归零比较器测量出，而产生该比较器输出BIT。该差分阵列输出AOH及AOL将正常地产生中间范围负载电流，如示于在负载电流波形的第一区段234期间。然而，一个缺陷可能导致没有选择出识别单元，如示于第二区段236的较低线，或者两个识别单元被选择出，如示于区段236的较高的线。这将会导致通过该负载单元114的至少一侧的电流成为不正常的高或低。此电流在负载单元中比作错误比较电流140，而电流的正常范围示于区域238。
利用示于波形140的错误比较电压，我们能够期待正常的单元产生一个零错误输出，直到该选择出周期的最后一个时钟周期，当该比较电流140被减少至低于该最小期望电流之下以产生一个在该错误输出ERR上的脉冲时。然而，一个过量的电流会造成该两项比较皆有一个错误输出ERR的高脉冲，而一个不足的电流将完全不产生脉冲。这些错误能够全部以逻辑的方式结合成一个单一逻辑信号，但是在这种情况中，所有4个错误信号被输出选择器122分别复用到ICID电路输出流ID。这是利用在将其复用成为该输出流之前，延迟输出错误对之一而来的信号两个时钟期间，同时直接将其余线而来的信号加以复用而成为输出流。利用检查该串行比特流，该串行输出流的有效性可以被决定。当该输出流的识别部分无法以一个校验和(checksum)或其他验证资料样式的方式验证时，上述方法是重要的。
形式识别集成电路识别电路38可以适合于提供一个输出识别码，该识别码不仅唯一地识别一个其所设置于其内的集成电路，而且也包括一个指示该集成电路具有与其他共用相同掩膜的集成电路共同的诸如其形式、制造来源等方面的“形式码”。因此，集成电路识别电路38的一个输出识别码将包括一个具有一个其对于其所置入的集成电路是唯一的值域，以及另一个具有对所有类似的集成电路是相同的的值域。该形成码可以被设定，其是利用以类似于图17所示的“形式识别”单元242取代图3的阵列46的几个“随机识别”单元62的每一个，或者利用增加额外的形式识别单元至该阵列而达成。图17的形式识别单元242通常是在结构及操作上类似于图4的随机识别单元62，除了该形式识别单元具有实质上大小不同的较高及较低的金属氧化物半导体场效应管244及246，使得每一个形式识别单元之中，一个金属氧化物半导体场效应管将总是比另一个强，而不论随机参数变量如何。一个示于图17的“逻辑1”形式识别单元242，在其中较高的金属氧化物半导体场效应管244是比较低的金属氧化物半导体场效应管246要大，该单元242总是在其较高的漏极输出线上产生一个较其较低的漏极输出线上要大的漏极电流，且因此将总是当被选择时，产生一个“正”输出电压VX。相反地，一个具有较小的较高的金属氧化屋半导体场效应管及一个较大的较低的金属氧化物半导体场效应管的“逻辑0”的形式识别单元将产生一个负输出电压。当一个串行的逻辑0及逻辑1的形式识别单元以适当的顺序寻址时，其于可用以识别该集成电路形式的输出识别码之上产生一个可预测的1及0的序列。于该形式认序列上的任何错误将会于该集成电路识别阵列的中提供缺陷的指示。
识别记录该阵列单元所被寻址的序列影响该集成电路识别电路38所产生的识别码的特性及值。4种识别码将被描述，然而，许多其他形式可以容易地想到，且本发明并不受限于本文所叙述的形式。最简单的识别码是顺序地计数所有地址而产生的二进制识别码，且储存该项比较的结果作为一个二进制比特。该地址计数以0，1，2，……，N-1，N的方向进行，而从0开始重复。该由测量电路而来的串行输出比特识别码直接形成该256个二进制比特识别记录。
此简单的序列可以略加修改而更能适应形式识别单元。由逻辑1型至逻辑0型识别单元的定序将总是产生由该自动归零比较器而来的确定性的“0”比特。由一个0型至一个1型识别单元的定序将总是产生一个确定性的“1”比特。然而，在两个0型或两个1型单元之间的定序将会产生一个非确定性的“不匹配”转移，其对于个别零件识别是有用的，但是对于形式识别是无用的。因此，具有形式识别单元行的阵列可替代地以像是0，M，0，M+1，0，M+2，..的序列而寻址，其中，该形式识别单元是M，M+1等等。此意味着形成该输出识别码的比特序列的第一部份将具有一个代表该形式识别的可预测的比特串。
图18说明一个“排序过的值”的识别码，其是以上升的测量到单元参数值的次序，将该集成电路识别单元地址排序。
具有最大负值的参数值的单元的地址成为表入口0。具有第二大负值的参数值的单元的地址成为表入口1。在此程序结束时，一个具有N个单元的集成电路识别电路将会产生一个N个整数的表，每一个整数代表一个阵列地址。
图18显示两个表，每一个表列出单元位置以及与其相关的参数值。第一个表254说明可以于一个简化的8个单元集成电路识别码中出现的单元参数值。一个这些单元参数值的简单的二进制识别码是00110111，其是比较每一个单元中的参数值及下一个单元的参数值的结果。第二个表256显示以递增的参数值的次序排序该单元的结果。单元参数值是排序过，且以此排序过的次序寻址该阵列将产生一序列的1，假如所有值皆是唯一的话。然而，此图示的阵列具有两个拥有相同值的单元，且该两个单元的比较结果将是不确定的，且该比较器的输出可以是1或0两者之一。
真正的参数值对于一个排序程序并非直接可见的，然而，对于排序真正需要的是比较两个值的能力，且此项比较是由该自动归零比较器120来实施。一种传统的排序演算法，以在集成电路上的硬件或者在一个外接测试器或比较器上执行的软件实施，可以用于实施该项排序。排序过地址的序列载送比该简单二进制识别码更多的信息。图示的一个简化阵列的二进制识别码具有2至8次方或者256个可能值，而该排序过的识别码能够具有8阶乘或者40320个可能值。这两个识别码的记录只要利用使用不同的控制序列及不同的演算法，即可由相同的集成电路识别电路之中取得。
排序过的值的识别码可以被全部使用，但是一个“可信赖的”值的较短的子集可以被建构。当一个这样的可信赖的值的序列出现于该集成电路识别电路时，将易于产生一个更可重复的转换串行及比较器的输出。此序列可以用于询问该集成电路识别电路，且接收一个确定性的响应。
二进制识别分析由于干扰信号及漂移，恰巧几乎与前一个选择单元匹配的单元的输出，当两个单元是循序寻址时，可以随机地变成一个1或0。此将会使一个识别码的某些比特不可重复，且每次其产生时略微不同。然而，假如该识别码足够长，则剩余的不变的比特将仍可胜任识别产生的集成电路，因为不太可能有任何其他集成电路所产生的识别码具有这么多比特相同。
图19显示比特改变值的速率，即比特错误率，其为一个二进制识别码的临界不匹配漂移的函数。一个干净且现代的金属氧化物半导体场效应管的制造过程将具有小于电压临界不匹配的标准差(standarddeviation)10％的偏移，同时对于漂移等于电压临界不匹配的标准差的100％时，该比特错误率仅是25％。该比特错误率对于任何漂移量将比0大，但是其对于合理的漂移将保持小。被改变的比特的分数，或者该比特错误率称为P。P的图形(262)当该偏移趋近于无限大时渐近地趋近0.5。两个二进制识别码能够利用计算识别码之间的绝对模数(norm)而被比较。绝对模数定义为两个识别码之间的不同比特数的计数。假如两个识别码是相同的，其具有一个0的绝对模数。假如两个识别码的每个比特皆不同，亦即，一个识别码是另一个的反码，则该绝对模数是等于N，即该识别码中的比特数。由不同阵列产生的两个不同识别码之间的绝对模数将具有N/2的平均值。这些值的柱状图将遵循一个中心点在N/2附近，且标准差为N/2的高斯曲线。假如一个256比特二进制识别码与一个包括1万亿(trillion)个不同识别码的标案，则有可能在小于一个差之下绝对模数小于73，且在小于一个差之下绝对模数大于183，而大部份的差聚集在120和136之间，以及一个128的平均绝对模数。
当一个二进制识别码由一个具有下列漂移的集成电路识别电路取得时，该漂移或许是由于随机干扰信号、移动离子的污染或者在场效应管沟道中的电荷重分布，则该识别码可能随时间而改变。该项比特取得程序对于这些改变是有抵抗力的。假如一个25％的随机漂移(一个具有原始高斯大小的25％的附加不相关高斯)被加至用于产生该二进制识别记录的随机值，则该结果将是大约随机改变值的比特的7.8％。在统计上，比特错误率是每个比特都独立的。对于一个给定的阵列大小及比特错误率而言，平均绝对模数是N’P。对于具有256个值的例子而言，25％漂移且P＝0.078之下，平均绝对模数将是大约20。对于1万亿个漂移样本而言，绝对模数比56大的小于1个样本。
图20是显示由比较一个二进制识别码及1万亿个256个比特识别码的数据库而来的期望机率。使用一个对数的垂直刻度，以放大相当小的机率。假如该识别码已经由一个从其原始识别码漂移25％的元件取得，其将以一个小于56的绝对模数而几乎与其原始识别码相匹配，而超过此值的机率是小于1万亿分之一。该绝对模数将极可能为20左右，且遵循如图示该匹配曲线264的机率分布。当与所有在不同集成电路识别电路的数据库中的其他识别码相比较，另一个分布被形成，其遵循该不匹配的曲线266。对于一个不同识别码的绝对模数小于73的机率是小于1万亿分之一，且该平均的绝对模数是128左右。
该假的正数及假的负数率将不会是数学上的0，当阵列是足够大时，两个机率将是不可测量地小，其当然比指纹识别及其他合法可接受的识别形式为佳。该集成电路识别电路可以实际应用于从一百万个样本的数据库中识别一个样本。一百万个样本的识别码被取得，附带的其他识别信息，诸如测试日期，批号、晶圆数、晶圆位置，处理参数、测试速度及其他有用的信息也被取得。此信息可以储存于一个电脑数据库之中。假设在某些后来的时间上，使用一百万个样本，且这些样本之一必须被识别出。一个识别码是由芯片上的识别电路取得。由于漂移的缘故，此识别码可能与在数据库中的原始识别码不相同。然而，假如其与该数据库中的每一个识别码相比较，该项结果将会是999，999个绝对模数，是极可能大于90，且几乎肯定比73大。假如漂移小于25％，则也有一个单一绝对模数是极可能小于44，且几乎肯定小于53。我们能在测试中设定一个临界值64，且容易地区别于数据库中的正确识别码。事实上，在超过该临界值之下而一万亿之中超过1个之前，而错误地推论该选择出的元件由于过度的漂移而不在数据库之中，该漂移能够高到37％。现代的半导体制程的漂移是远小于此。
假如该样本不在具有小于64的绝对模数的该数据库中，该元件不是曾经被滥用、未被登用，该识别电路失效，就是该元件是由某些其他制造商制造的仿冒品。所有这些可能皆能以进一步的调查而予以区别，且这些都是半导体制造商感兴趣的。采用一个256个单元的阵列示于此的典型的集成电路识别电路之中。然而，当具有较小的最大漂移，或者当较少的芯片需要识别，或者当识别可以较不可靠时，则可以使用较少的阵列单元。举例而言，以一个10％的最大漂移以及一个百万分之一的可允许错误率，则少到只需要64个单元即可。对于一个错误率为1024(quadrillion)分之一且240％的漂移而言，需要4096个单元。对于任何有限的漂移，一个可接受的错误率可以以一足够数目的单元实现。
单元阵列的替代方式上述讨论是假设阵列单元是实施于一个N阱的0.5微米或更小的线宽的互补型金属氧化物半导体的工艺，但是单元场效应管可以是N沟道或P沟道的金属氧化物半导体场效应管，且较长的沟道程序可以使用于某些情形中。假如该互补型金属氧化物半导体的程序是一个N阱工艺，则选择P沟道金属氧化物半导体场效应管，使得该整个阵列能够被置放于一个与基底及其内的电子干扰信号绝缘的N阱之中。一个P阱工艺将因相同理由而使用N阱金属氧化物半导体场效应管。虽然本发明的较佳实施例采用具有共同源极及栅极连接的金属氧化物半导体场效应管对，且输出信号是由漏极取得，但是本发明也能以共同栅极及漏极连接场效应管，因而由源极取得电压差分信号。虽然本发明优选实施例之中的阵列单元利用了金属氧化物半导体场效应管的电压临界不匹配，但是长度、宽度、氧化层厚度的不匹配或任何其它参数的变化都可以用于本发明的可选方案。本发明优选实施例使用了元件对，但是在周围条件允许时也可以使用单个元件。电阻的不匹配或VBE的不匹配也可以用于单纯的工艺。利用随机性但是可重复的参数不匹配，来自随机参数变化的识别可以用于任何其它半导体工艺生产的元件。
尽管元件矩阵以方形来举例说明，同样有效的集成电路识别电路也可以建构为任何形式或大小的矩形矩阵。为了提高统计有效性，可以在矩阵边缘包括一组“哑单元”，当生成识别码时，并不对该“哑单元”进行寻址。但是，可以省略这种沿矩阵边缘的哑单元。可以增加行选择晶体管，以便将矩阵输出线AOH和AOL与未选的漏极隔离。使用恰当的寻址，这可以允许合并单元行之间的漏极输出线，以便得到更简洁的矩阵。
可选的替代方案可以对集成电路识别电路进行寻址，例如，通过一个计数器，而不是移位寄存器，在内部而不是从输出线产生地址。外部时钟也可以由自由运行的振荡器来取代。致能输入也可以由加电复位单元取代。这种可替代的设计将有一个单独的输出线，并适用于互连数量比电源和同步更重要的应用。
当计算识别码之后，可以作为一序列的值将其存储在芯片自身上的片上随机存储器(RAM)之中，该RAM可以是非挥发性的。该RAM可以是微处理器板上高速缓存的一部分，并且可以被该处理器运行的软件利用。这种安排允许在使用中快速存取该识别码，并且可能需要在噪音非常大的环境中产生可重复的识别码。但是，这当然需要用于RAM的额外的芯片面积。
权利要求
1.一种设置在一个集成电路上的集成电路识别装置，其用以产生一个识别该设备设置于其上的集成电路的识别码，其特征在于该装置包含多个识别单元，其形成于集成电路之内，每一个单元具有一个为集成电路中的随机参数变量的实质函数的输出；及测量装置，其用以监测该多个识别单元的输出，且用以产生识别码作为响应，其中，所述识别码也是集成电路中的随机参数变量的实质函数。
2.如权利要求1所述的集成电路识别装置，其中，该测量装置根据多个识别单元的每一个输出，建立该识别码的一个值。
3.如权利要求2所述的集成电路识别装置，其中，该识别单元的每一个包含至少一个晶体管，且其中，每一个单元的输出为该晶体管的一个工作特性的一个函数，其是于该集成电路中的该随机参数变量的一个函数。
4.如权利要求2所述的集成电路识别装置，其中，该识别单元的每一个包含两个晶体管具有该集成电路中的该随机参数变量所造成的工作特性的差，且其中，该单元的输出是一个于该工作特性中差的函数。
5.如权利要求4所述的集成电路识别装置，其中，该晶体管是金属氧化物半导体场效应管(MOSFETs)。
6.如权利要求2所述的集成电路识别装置，其进一步包含多个形成于该集成电路内的形式单元，每一个形式单元具有一个实质上与该随机参数变量无关的输出，其中，该测量装置也监测该多个形式单元的每一个输出，且还产生识别码以响应输出。
7.如权利要求6所述的集成电路识别装置，其中，由该测量装置产生的识别码包含一个第一域，其反映该多个识别单元的被监测输出的一个样式；以及一个第二域，其反映该多个形式单元的被监测输出的一个样式。
8.如权利要求1所述的集成电路识别装置，其中，该测量装置包含一个装置，其用以序列地比较该识别单元的被监测输出的大小，及用以产生比特的一个序列，该序列的每一个比特指示该识别单元输出的一个比较结果；及一个装置，其用以响应该比特的序列而产生该识别码。
9，如权利要求1所述的集成电路识别装置，其中，该单元的每一个输出包含为该随机参数变量的函数的两个输出信号，且其中，由该测量装置监测的该输出包含两个输出信号的差。
10.如权利要求9所述的集成电路识别装置，其中，该测量装置包含一个装置，其用以实施这些识别单元的连续单元的输出信号之间的差的比较，且用以产生一序列的比特，该序列的每一个比特指示比较的个别结果；及一个装置，其用于响应该比特序列而产生所述识别码。
11.一种用以提供一个识别码给一个集成电路的方法，该方法包含的步骤在该集成电路之内形成多个识别单元，每一个识别单元具有一个为该集成电路中的随机参数变量的实质函数的输出；及产生该识别码，以响应每一个单元的被监测输出，其中，该识别码也是该集成电路中的随机参数变量的实质的函数。
12.如权利要求11的方法，其中，形成该识别码的一个值，以响应该多个识别单元的每一个输出。
13.如权利要求12的方法，其中，该识别单元的每一个包含至少一个晶体管，且其中，该输出是该晶体管的一个工作特性的一个函数，该工作特性是该集成电路中的该随机参数变量的一个函数。
14.如权利要求12的方法，其中，该识别单元的每一个包含两个晶体管，其具有一个由该集成电路中的该随机变异造成的工作特性的差，且其中，该输出是两个晶体管的工作特性之间的差的一个函数。
15.如权利要求14的方法，其中，该晶体管是金属氧化物半导体场效应(MOSFETs)。
16.如权利要求12的方法，其进一步包含下列步骤在该集成电路内形成多个形式单元，每一个形式单元具有实质上与该随机参数变量无关的一个输出及也产生该识别码以响应输出。
17.如权利要求16的方法，其中，产生的识别码包含一个第一域，其反映该多个识别单元的被监测输出的一个样式；及一个第二个域，其反映多个形式单元的被监测输出的一个样式。
18.如权利要求11的方法，其中，产生该识别码以响应该被监测输出的步骤包含下列子步骤实施该识别单元对的被监测输出的比较；产生一比特的序列，该序列的每一个比特指示这些比较的个别结果；及产生该识别码，以响应该比特的序列。
19.如权利要求11的方法，其中，该单元的每一个产生两个该随机参数变量的函数的输出信号，且其中，每一个单元的输出包含该两输出信号之间的差。
20.如权利要求19的方法，其中，产生该识别码以响应该被监测输出的步骤包含下列子步骤实施该识别单元对的被监测输出的比较。产生比特的序列，该序列的每一个比特指示这些比较的个别结果；及产生该识别码，以响应该比特的序列。
全文摘要
一种结合在一个集成电路(IC)(40)之中的集成电路识别装置(ICID)(38),该装置包含电子单元阵列(46),其中,每个单元的输出信号的大小是随单元不同而改变的随机产生参数变量的函数。该ICID(38)还包括测量电路(50),其用以测量每个单元的输出及产生输出数据,该输出数据具有反映该阵列(46)所有元件的测量特性的特定组合值。当该阵列(46)中的元件数目够大时,将确保下列事项具有高度的机率:对于埋入任何一个IC(40)中的ICID(38)而言,被测量的阵列单元特性的样式在埋入其他数百万个IC(40)的ICID(38)所测量的样式中是独特且可区别的。因此,由该ICID(38)所产生的输出数据的值是可作为其所设置的IC(40)的独特“指纹”,且能够被作为该IC(40)的独特识别码(ID)来使用。
文档编号H01L23/544GK1346473SQ00806117
公开日2002年4月24日 申请日期2000年2月11日 优先权日1999年2月17日
发明者K·洛夫斯隆 申请人:Icid公司