专利名称：具有部分隔离的源/漏结的场效应晶体管结构及其制造方法
背景技术：
发明领域本发明涉及一种金属氧化物半导体场效应晶体管(MOSFETs)，更具体说涉及一种具有部分隔离的源/漏结的场效应晶体管结构，及其制造方法。
背景技术：
在半导体行业中，多年来就存在着以更高频率工作时在单个衬底上集成更多功能的趋势。总的来说，半导体制造和数字系统设计和结构方面的进步使得这种更高的工作频率成为可能。
一般来说，使工作频率提高的半导体制造工艺的进步是与电路元件的电特性的改进相联系的，这些电路元件例如是晶体管、电容器和用于连接不同电路元件的结构。
更具体地说，增加集成电路工作频率特性的一种方法包括降低寄生电容。因为寄生电容的存在需要更多的电流来对寄生电容进行充电和放电，所以寄生电容有使集成电路工作放慢的趋势，因此需要更长的时间来使不同的电路结点到达预定电压。集成电路中的大量寄生电容存在于与集成电路中常见的场效应晶体管有关的结电容中。
所需要的是具有降低的结电容的源/漏端的场效应晶体管，更进一步所需要的是一种制造这种结构的方法。
发明简述简单的说，一种微电子结构包括至少一个与第二导电型的半导体材料区域部分隔离的第一导电型的源/漏端。
本发明的再一方面，一种用于形成微电子结构的方法，所述微电子结构具有至少一个与第二导电型的半导体材料区域部分隔离的第一导电型的源/漏端，该方法包括形成具有表面的凹槽；在所述凹槽的一部分表面上形成介电材料；对所述凹槽进行回填以形成源/漏端。
附图简要说明
图1是普通MOSFET的横截面示意图。
图2是表示具有靠近侧墙形成的凹槽和注入凹槽低部的氮的部分完成的MOSFET结构的横截面图。
图3是在有选择的硅外延原地形成操作填充了所述凹槽以及注入的氮被退火后的图2所示结构的横截面图。
图4是表示具有靠近侧墙形成的凹槽和形成于所述凹槽的底表面和侧表面上形成的氮化硅的部分完成的MOSFET的结构的横截面图。
图5是在经蚀刻操作将氮化硅从所述凹槽的侧表面上除去后的图4所示结构的横截面图。
图6是在回填所述凹槽之后的图3所示结构的横截面图。
图7是在从MOSFET结构去除多余的氮化硅后的图6所示结构的横截面图。
详细说明概述普通源/漏结形成是通过一个或多个离子注入操作实现的，这种离子注入操作一般是对于栅电极自对准的或者与靠近栅电极的侧墙对准。在这一过程中，第一种导电型(p-或n-)的离子被注入到第二导电型(n-或p-)的半导体材料中。在两个结点的结合处产生由不同导电型表示的两个结点之间的电容，并且电容是该结处形成的耗尽区的宽度的函数。耗尽区的宽度受几个条件的影响，包括但不局限于所用的材料、这些材料的密度、外加电压等，如果有外加电压，要跨过结施加。
为降低寄生结电容，使用了几种结构，其中源/漏端材料形成于绝缘层例如二氧化硅上。这种结构的缺点在于，由于沟道区与阱(或体半导体)完全隔离，它们一般容易形成一个浮置体端。
本发明的实施例给出了源/漏端与阱(或体半导体)的部分隔离，而保留沟道区域，即所述体端与所述阱(或体半导体)电连接而不是浮置。
更具体地说，根据本发明的源/漏端包括一个介电层，例如设置在源/漏端和阱(或体半导体)之间的氮化硅。在一个根据本发明的方法的图示实施例中，至少一个具有表面的凹槽形成于衬底上，自对准于栅电极；氮被注入凹槽的一部分表面内，并自对准于栅电极；接着形成外延硅层以回填所述凹槽并进行高温退火。在根据本发明的方法的另一图示实施例中，至少一个具有底表面和侧表面的凹槽形成为自对准于一个栅电极；一个氮化硅层形成于栅电极的上部和侧面并处于具有渗氮层的凹槽的底表面和侧表面上，其中底表面上的渗氮层比侧表面上的渗氮层厚且密度大；将渗氮层至少从侧表面上去除，以便露出部分衬底；半导体层被形成为从露出的侧表面沿着两侧向外延伸以回填所述凹槽。应该理解，虽然上面示出的实施例与自对准于栅电极的各种操作结合进行说明，但是也应该包括与通常靠近MOSFET栅电极的侧墙自对准。
术语术语芯片、集成电路、单片电路、半导体器件或元件、微电子器件或元件和相似的术语或表述在这一领域中常常可互换地使用。本发明适用于上述全部装置，这在本领域中是公知的。
外延层指单晶半导体材料层。
术语“门”是与上下文紧密相关的，在用于描述集成电路时，可以以两种方式应用。在本文中，当用于晶体管电路结构的环境中时，“门”指三端FET的绝缘栅极端；而当用于逻辑门电路的环境中时，“门”是指用于实现任意逻辑功能的电路。在考率一个半导体部分时，可将FET看作四端器件。
多晶硅是硅的非晶体形式，这种多晶硅经常通过来自硅源气体的化学汽相淀积或其它方法形成并具有一定结构，所述结构包括具有大角晶界、孪晶间界或者两者均有的晶体或晶畴。
源/漏端指的是FET的端，在由对栅极端施加的电压产生的电场的作用下半导体表面出现反转，之后在电场的作用下在这两端之间发生导电。通常，源/漏端是在半导体衬底上形成并具有与衬底导电型相反的导电型(即p型或n型)。有时，源/漏端指的是结。一般来说，将源端和漏端制作成几何对称的形式。源/漏端也可以包括延伸部分，有时称作末端，这些末端比源/漏端的其他部分要窄。通常，这些末端从源/漏端的主要部分向FET的沟道区域延伸。对于几何对称的源端和漏端，通常将它们简称为源/漏端，此处，我们也应用这一术语。在FET应用于具体的电路中时，设计者通常根据施加到所述端的电压而将源/漏端指定为源端或者漏端。
这里衬底是指作为基本工件的物理实体，通过各种操作将这一基本工件转变成所需要的微电子结构。衬底也可以指晶片。晶片可由半导体材料、非半导体材料或者半导体材料和非半体材料的组合材料制成。
图1为普通FET的横截面图。栅电极102被设置为上覆于栅极介电层104上，栅极介电层104则上覆于半导体衬底101上。侧墙106靠近由栅极介电层104和栅电极102形成的层叠体设置。源/漏端108靠近侧墙106设于衬底101中。虽然可以使用各种不同的材料，但是典型应用是衬底101采用硅，栅极介电层104采用硅的氧化物，栅电极102采用多晶硅，侧墙采用绝缘体，如氮化硅或二氧化硅。
仍参见图1，通常源/漏端108相对于衬底101被反向偏压。由于与反向偏压结相关的耗尽区的宽度是结两端电压的函数，反向偏压的结用作电压变量电容器。除了与这些结相关的电容外，还存在与结相关的漏电流。通过减小寄生结电容和减小反向偏压结漏流来得到更高性能的电路。
另外，图1示出的常规FET的源/漏端108易于受引起软误差的α粒子的影响。在工作中，电荷往往存储在由反向偏压的源/漏结形成的电容器中。来自环境中的α粒子经常撞击衬底，穿过衬底并产生势垒。势垒接着向带电的源/漏结迁移，并通过改变存储的电荷量来影响这些结点处的电压。有时将这种现象称为“毁坏(Zapping)”。生产者为提高集成密度而减小源/漏端108的大小，源/漏端越小，所能存储的电荷就越少，因此就越容易受毁坏的影响。通过将这些结点与产生势垒的α粒子隔离来使结点免受毁坏的影响是所期望的。
参见图2-3，描述了本发明的第一实施例。如图2所示，采用熟知的方法对晶片进行加工以形成由浅沟隔离(STI)结构210隔开的半导体材料201的一个或多个区域，其中栅极介电层208形成于半导体材料201的表面上，栅电极202上覆于栅极介电层208上，而侧墙206通常形成于靠近栅电极202的侧墙。在本发明的实施中，侧墙206通常为多层结构。多层结构包括由原硅酸四乙脂(TEOS)形成的氧化层和由双(叔丁基氨基)硅烷(BTBAS)形成的覆盖氮层。进一步参见图2和图3，阻挡层204形成于栅电极202的上表面上。阻挡层204可以是称为BARC的底部抗反射覆层。阻挡层204可以是氮化硅层，不过，在半导体材料201内形成凹槽212的加工操作中，能够大致保护栅电极202的多晶硅不受蚀刻的任何材料均可用作阻挡层204的材料。例如，阻挡层204可以是，但不要求是，具有覆盖氮氧化合物层的氧化层。阻挡层204也可称为多硬膜(poly hardmask)。
形成上面描述的栅电极和STI结构之后，半导体材料201的表面被蚀刻，并自对准于在栅电极和侧墙的，以便形成沟道，或者凹槽212。在图示实施例中，衬底201为硅片，栅极介电层208为二氧化硅层，栅电极202由多晶硅制成。虽然通常情况下栅极介电层208是一个薄的氧化硅层，但是这一栅极绝缘层的厚度和化学组成可以在发明允许的范围内改变。
凹槽212形成于晶片上设置FET的源/漏端的位置。通过对晶片进行各向异性蚀刻形成凹槽。最好对蚀刻的化学反应和蚀刻条件进行选择以便蚀刻是高度选择性的、先对晶片蚀刻而非不是侧墙或栅极介电层。在图示实施例中，其中晶片为硅，栅极介电层为硅的氧化物，栅电极为多晶硅，侧墙为氮化硅，等离子体蚀刻的条件例如是压力400-500mT，功率250-350瓦，板距0.5-1cm，氦流率50-150sccm，氯气流率100-200sccm。
在凹槽形成之后，需要对凹槽表面进行清洁处理。根据本发明的凹槽表面清洁包括在平行板类型的等离子蚀刻装置内进行的等离子蚀刻，如可从LAM Research Corp购得的等离子蚀刻装置。凹槽表面清洁的等离子条件包括200-300mT的压力、25-100w的功率、0.8-1.5cm的板距、200-350sccm的氦流率和25-100sccm的SF6流率。在一个实施例中，压力约为250mT，功率约为50w，板距约1.1cm，氦流率约150sccm，SF6流率约为50sccm。
本领域技术人员利用这里公开的内容会知道到这里所示出和描述的操作和结构与各种场氧化隔离结构是兼容的。场氧化隔离结构的例子包括衬底表面中的浅沟隔离区和通常形成非平面化氧化隔离区的老的硅的局部氧化(LOCOS)。
仍参见图2，在凹槽212中进行氮气注入操作，并自对准于栅电极和侧墙。氮气注入操作通常利用5×1015-1×1017原子/cm2的气量，以及10KeV-20KeV的能量来进行的。也就是说，在离子注入操作中，栅电极204和侧墙206用作阻挡层。在注入操作之后，用原地HF浸渍对晶片进行清洁。或者，清洁操作可以通过SF6干法蚀刻来实现。
或者，可以注入碳而不是氮气。在该替代方法中，形成一个碳化硅层形成电介质以隔离源/漏端的一部分。
参见图3，通过选择性硅淀积工艺对凹槽212进行回填。也就是说，用大致单晶硅来填充所述凹槽，并使其晶体取向与凹槽212表面具有的半导体材料201的晶体取向相同。在本发明的一个实施例中，在反应腔室内进行选择性的硅淀积，反应室例如是ASM Epsilon 2000单晶片CVD反应装置，其温度为700℃-900℃，氦阻挡层气体流率为10-40slm，二氯甲硅烷(SiH2Cl2)的流率为25-200sccm，HCl流率为10-200sccm，压力为5-200托，和约35rpm的基座旋转。在一种实施方式中，淀积温度约为800℃，H2阻挡层气体流率约为20slm，SiH2Cl2流率约为120sccm，HCl流率约为45sccm，压力约为20托，和在约6分钟内淀积1000埃膜的淀积率。
在选择性Si淀积过程之后，通常采用湿法蚀刻去除层204。然后，进行高温退火，结果，在源/漏端的下面形成硅氮层215，以及其它物质。当然，如果注入的是碳而不是氮气，层215应该为硅碳层。为实现集成电路中不同层次的互连和隔离，可采用其它已知的各种处理操作。
本发明的另一实施例如图4-7所示。该实施例与结合图2-3描述的实施例的区别在于，不是通过注入氮和对其退火来形成氮化硅层，而是通过淀积操作来形成将源/漏端和在其中形成所述源/漏端的衬底部分地隔开的氮化硅层。更具体来说，图4示出了晶片，其被按照已知方式进行加工，以形成由浅沟隔离结构210隔离的一个或多个半导体材料区201，其中，在半导体材料201的表面形成栅极介电层208，栅电极202上覆于所述栅极介电层208上，侧墙206通常是靠近栅电极202的垂直的侧墙形成的。图4中进一步示出，在栅电极202的上表面上形成阻挡层204。阻挡层204可以是如硅氮物的抗反射覆层，不过在半导体材料201内形成凹槽212的加工操作中，可以采用大致使栅电极202的多晶硅不受蚀刻的任何材料。在形成上面说明的栅电极和STI结构之后，半导体材料201的表面被蚀刻，并自对准于栅电极和侧墙以形成沟212。在图示实施例中，衬底201是硅片，栅极介电层208为二氧化硅层，栅电极202由多晶硅制成。
仍参见图4，在晶片表面上直接淀积约30-50nm的氮化硅，晶片表面包括凹槽212的表面、侧墙206的上表面和侧表面和采用等离子体增强化学汽相淀积(PECVD)形成的阻挡层204的上表面。淀积操作形成了沿凹槽212底部的氮化硅层402和沿凹槽212侧部以及侧墙206的侧表面的氮化硅层403，如图4所示。氮化硅层402与氮化硅层403相比更厚、密度更高。在根据本发明的一个示例性方法中，在平行板直接等离子体反应装置中淀积一个形状上非共形的氮层，例如所应用材料精度5000。将晶片放置在接地的陶瓷基座(即较低的板)上，然后将RF电源(13.54MHz)输送到上部气体分布板。板间隔为6-15mm，压力为500-1500mTorr，温度为250℃-350℃，RF功率为0.02-0.5W/cm2，SiH4流率为0.01-0.05sccm，NH3流率为0.1-0.3sccm，N2流率为2-6sccm。在一个实施例中，板间隔约为12mm，压力约为700mTorr，温度约为275，RF功率约为0.16W/cm2，SiH4流率约为0.02sccm，NH3流率约为0.2sccm，N2流率约为3sccm。在本发明的一个实施例中，采用的氮层标称厚度为500埃。
参见图5，可以看出，氮化硅层403已经被从凹槽212的侧表面和侧墙206的侧表面除去，而氮化硅层仍保留在凹槽212的底表面。氮化硅层403通常是通过在氧氦氮混合物(trimix)中蚀刻约2分钟去除的。这允许在凹槽212底部仍保留约20nm-30nm厚的氮402的同时去除氮403。在氧氦氮混合物中浸渍之后，用短SF6干法蚀刻对晶片进行清洁，以便为选择性硅淀积提供凹槽212的侧部。凹槽212的侧部作为晶核形成位置用于对凹槽212进行回填的后续操作。
参见图6，采用从凹槽212的侧部侧向向外生长的选择性硅淀积层408对凹槽212进行回填。该侧向形成产生了源/漏区408，该源/漏区通过氮化硅层402与衬底部分隔离。通常，源/漏区408由未掺杂的硅形成。本领域技术人员利用这里公开的内容可以知道本发明的其它可选实施例可以包括p-型的或是n-型的源/漏区408，这取决于在选择性硅淀积中使用的气体混合物。
图7示出了图6的结构，其中覆盖在侧墙206上表面上的氮化硅403和覆盖在阻挡层204上表面上的氮化硅402的剩余部分已被通过蚀刻除去。图7进一步示出，阻挡层204也被从栅电极202的上表面去除。从这一点来看，图7所示结构可能会受常规加工过程的影响，例如在源/漏极和栅电极的暴露表面上形成硅化物层。
本领域技术人员利用这里公开的内容可以知道上面描述的操作和结构适用于形成n沟道FETs(NFETs)和p沟道FETs(PFETs)。NFETs和PFETs在结构上是相似的，但是，其中的p型和n型搀杂剂的相对位置不同。即PFET在n型体中包括p型源/漏端，而NFET在p型体中包括n型源/漏端。
结论本发明的实施例给出了微电子结构，如具有与阱(或体半导体)部分隔离的源/漏端的FETS，源/漏端形成于所述阱(或体半导体)中。本发明的进一步实施例给出了这些结构的制造方法。
体现本发明的FETs包括回填源/漏端。在一个实施例中，通过对反应室内的气体混合物、温度和压力的控制，实现对源/漏结的掺杂浓度的控制。按照这种方式形成源/漏端也为制造过程的热预算提供了更大的余量，因为不需要高温操作来激励搀杂剂或将搀杂剂热扩散到源/漏端的端部。
本发明的特定实施例的优点是减小了寄生结电容。
本发明的特定实施例的另一优点是源/漏端和衬底间的电荷泄露路径被减少。
本发明的特定实施例还有一个优点是在给源/漏端提供了一种使其不受α粒子撞击等事件产生的势垒阻碍的防护措施。
本领域技术人员通过这里公开的内容可以知道本发明范围内还可能有的许多设计选择。例如结构参数，包括但不局限于，栅极绝缘体厚度、栅极绝缘体材料、栅电极的厚度、侧墙材料、内层介电材料、隔离沟深度、S/D和阱掺杂浓度，均可能与结合实施例所示出和描述的有所不同。在凹槽底部形成的介电层可以是碳化硅而非氮化硅。形成凹槽和用材料回填的操作也可以重复进行，以加工出源/漏端的型形状和掺杂分布。
应当理解，不脱离所附权利要求书表示出的本发明的原理和范围内，本领域技术人员利用这里公开的内容可以对上面说明和示出的部件和步骤的细节、材料、配置作出各种其它改变。
权利要求
1.一种形成源/漏端的方法，包括遮蔽半导体表面的一部分；在半导体表面内靠近被遮蔽的部分形成凹槽，所述凹槽具有底部和侧部；将离子注入所述底部；有选择地形成无掺杂的硅层，所述硅层至少部分地设于所述凹槽内。
2.如权利要求1所述的方法，其特征在于，遮蔽半导体表面的一部分包括形成具有多层侧墙的栅电极和位于栅电极上的阻挡层，其中所述阻挡层包括氧氮化硅。
3.如权利要求2所述的方法，其特征在于，所述栅电极包括多晶硅，且所述阻挡层还包括二氧化硅。
4.如权利要求1所述的方法，其特征在于，形成凹槽包括在平行板等离子反应装置中进行等离子体蚀刻约15秒，所述平行板等离子反应装置具有约0.8cm的板间隔、约475mT的压力、约300w的RF功率、约150sccm的Cl流率和约100sccm的He流率。
5.如权利要求4所述的方法，其特征在于，注入离子包括注入氮。
6.如权利要求1所述的方法，其特征在于，注入离子包括注入碳。
7.一种形成源/漏端的方法，包括遮蔽半导体的部分表面；在半导体表面内靠近被遮蔽的部分处形成凹槽，所述凹槽具有底部和侧部；在所述凹槽的底部上形成介电材料，使得所述凹槽的侧部大致是暴露的；有选择地形成包含硅的层，其在所述凹槽的侧部开始并从所述侧部向侧向延伸。
8.如权利要求7所述的方法，其特征在于，遮蔽所述半导体表面的一部分包括形成具有侧墙的栅电极和位于栅电极上的阻挡层。
9.如权利要求8所述的方法，其特征在于，所述栅电极包括多晶硅；所述侧墙包括氧化物层和氮化物层；所述阻挡层包括氧氮化硅。
10.如权利要求7所述的方法，其特征在于，形成凹槽包括在平行板等离子体反应装置中蚀刻约15秒，所述平行板等离子反应器具有约0.8cm的板间隔、约475mT的压力、约300w的RF功率、约150sccm的Cl流率和约100sccm的He流率。
11.如权利要求7所述的方法，其特征在于，所述介电材料包括氮化硅。
12.如权利要求7所述的方法，其特征在于，所述介电材料包括碳化硅。
13.如权利要求10所述的方法，其特征在于，在所述凹槽的底部上形成介电材料包括形成形状上非共形的氮化硅层，所述层盖住所述凹槽的底部和凹槽的侧部，其中盖住所述凹槽的底部的一部分层比盖住所述凹槽的侧部的一部分层更厚、更密集。
14.如权利要求13所述的方法，还包括除去盖住所述凹槽的侧部的那部分层。
15.如权利要求14所述的方法，其特征在于，去除包括在氧氦氮混合物中进行蚀刻。
16.如权利要求7所述的方法，还包括，在有选择地形成包含硅的层之前，在SF6等离子体中清洁所述凹槽。
17.一种微电子结构，包括衬底，所述衬底包括第一导电型的第一晶体材料，所述衬底具有至少一个凹入部分，所述至少一个凹入部分具有底表面和侧表面；设于所述底部表面上的绝缘层；具有第二种导电型的第二、基本上是晶体的材料，其被设于所述绝缘材料之上，并靠近所述衬底的第二部分；其中所述第二材料基本填充所述至少一个凹槽。
18.如权利要求17所述的结构，其特征在于，所述第一晶体材料为硅，且所述绝缘层包括从氮化硅和碳化硅中选出的材料。
19.如权利要求18所述的结构，其特征在于，所述第二材料包括从硅和硅锗中选出的材料。
全文摘要
一种微电子结构包括至少一个属于第一导电型的源/漏端，所述源/漏端与属于第二导电型的半导体材料区域部分隔离。根据本发明的再一方面，一种用于形成如MOSFET等的微电子结构的方法，所述结构具有至少一个属于第一导电型的源/漏端，其被与第二导电型的半导体材料区域部分地隔开，所述方法包括形成具有表面的凹槽；在所述凹槽的一部分表面上形成介电材料，和对所述凹槽进行回填以形成源/漏端。
文档编号H01L29/06GK1437769SQ00819260
公开日2003年8月20日 申请日期2000年11月27日 优先权日1999年12月30日
发明者A·S·穆菲, R·S·曹, P·莫罗, R·S·麦克法登 申请人:英特尔公司