专利名称：具有在行中连接不同阳极线的存储单元的铁电存储器件的制作方法
技术领域：
本发明一般涉及存储器件，更具体讲，涉及铁电存储器件。
背景技术：
铁电随机存取存储器(FRAM，Ferroelectric Random Access Memory)器件一般包括具有电介质的存储电容，电介质包括铁电材料，如锆酸铅与钛酸铅((lead zirconate and titanate)的化合物。用于FRAM的单元结构包括使用一个晶体管和一个电容的结构(称为“1TC”单元结构)；以及使用两个晶体管和两个电容的结构(称为“2TC”单元结构)。在美国专利No.4,873,664中，对2TC结构进行了描述。在美国专利No.5,978,251中，对1TC结构进行了描述。象DRAM(动态随机存取存储器)一样，FRAM可以被分为具有共享(或公开)位线结构，例如，如美国专利No.6,137,711所描述的；或者是具有折叠(folded)位线结构，例如，如美国专利No.6,151,243和5,880,989所描述的。一般来说，将预定的电压脉冲信号施加到电容的电极上，通过确定电容上的电荷来读出FRAM的数据。
为了制造高度集成的FRAM，一般希望将尽可能多的电容连接到一条阳极(plate)线上。但是，能够连接到一条阳极线上的电容的数量一般受电容的电容量限制。由于能够被连接到一条阳极线上的存储单元的数量一般很少，通常需要使用数量相对较多的电路来控制阳极线。结果，会使芯片的尺寸增大。
图1和图2分别说明了用于共享和折叠位线结构的1TC存储单元的常规的存储单元排列。在图1所示的共享位线结构中，存储单元的阵列单元MC10按照矩阵排列。在阵列单元MC 10中的存储单元包括一个N沟道金属氧化物晶体管(NMOS，N-channel Metal Oxide Transistor)N0，它具有连接到第i条字线WLi的栅极以及一个连接在第i条位线BLi和电容CF0之间的通道。连接到同一条位线上的存储单元被连接到各自不同的阳极线PLi、PLi+1上。
在图2所示的折叠位线结构中，两个存储单元的阵列单元MC 20由相邻的位线BLi，BLi+1驱动，阵列单元MC 20的两个存储单元的电容分别连接到字线WLi和WLi+1，并且共同连接到一条阳极线PLi。这样的排列能够比图1的公开位线结构具有更高的集成度。但是，可以被连接到一条阳极线的电容的数量通常是有限的。因此，会需要许多电路来选择阳极线，这会增加芯片的尺寸。
发明内容
根据本发明的实施例，一种铁电存储器件包括多条平行字线，沿着第一方向延伸；多条平行位线，沿着垂直于第一方向的第二方向延伸；以及多条平行阳极线，沿着第一方向延伸的。在沿着对应于第一和第二方向的行和列中排列多个存储单元，每个存储单元包括一个连接到一条字线和一条位线的晶体管以及一个连接到该晶体管和一条阳极线的铁电电容，由此，在相应行中的存储单元被连接到相应的字线，存储单元行中的第一和第二子集的铁电电容被连接到相应的第一和第二阳极线。
在本发明的某些实施例中，将阳极线排列为多对相邻阳极线，由此，由一对存储单元行将第一对相邻阳极线与第二对相邻阳极线分开。在与第一对相邻阳极线相邻的存储单元行中的存储单元可以交替地连接到沿着第一方向的第一和第二阳极线。可以将相应列中的存储单元连接到相应的位线，或者，反过来，可以将存储单元列中的存储单元交替地连接到沿着第二方向的第一和第二位线。
在本发明的另一个实施例中，将第一和第二对相邻阳极线连接到一对分开第一和第二对相邻阳极线的存储单元行的两行中的存储单元。可以将相应列中的存储单元连接到相应位线，或者，反过来，可以将存储单元列中的存储单元交替地连接到沿着第二方向的第一和第二位线。在另一个实施例中，仅将一对相邻的位线连接到位于该对位线的相对侧的第一和第二存储单元行中的存储单元。
在本发明的另一个实施例中，由一对相邻的存储单元行将阳极线彼此分开。在某些实施例中，可以将阳极线仅连接到在沿着第一方向的每个其他列中的存储单元。可以将相应列中的存储单元连接到相应的位线，或者，反过来，可以将存储单元列中的存储单元交替地连接到沿着第二方向的第一和第二位线。
图1为具有共享位线结构的常规铁电存储器件的示意图；图2为具有折叠位线(folded bit line)结构的常规铁电存储器件的示意图；图3为按照本发明第一实施例的铁电存储器件的示意图；图4为按照本发明第二实施例的铁电存储器件的示意图；图5为按照本发明第三实施例的铁电存储器件的示意图；图6为按照本发明第四实施例的铁电存储器件的示意图；图7为按照本发明第五实施例的铁电存储器件的示意图；图8为按照本发明第六实施例的铁电存储器件的示意图；图9为按照本发明第七实施例的铁电存储器件的示意图；以及，图10为按照本发明第八实施例的铁电存储器件的示意图。
具体实施例方式
在下文中，将参照其中示出了本发明实施例的附图，对本发明进行更充分的描述。但是，本发明可以以许多不同的形式进行实施，并且不应该理解为受在此列举的实施例的限制；相反，提供这些实施例将使本披露变得透彻而完整，并且将使本领域技术人员充分地了解本发明的范围。自始至终，相同的数字表示相同的要素。
在图3中示出的本发明的实施例中，具有共享位线结构的存储器器件具有按照行和列排列的存储单元MC0、MC1、MC2和MC3，其中，各列中的存储单元连接到各条位线BLi、BLi+1、BLi+2和BLi+3。存储单元的电容CF0、CF1、CF2和CF3连接到沿着行的方向延伸的阳极线(plate line)PLj和PLj+1，这样，在给定行中的存储单元交替地连接到阳极线PLj和PLj+1。两行存储单元将一对相邻的阳极线PLj和PLj+1与另一对相邻的阳极线PLj+2和PLj+3分开。应该这样理解，在共享位线的结构中，借助于位于一组参考(或互补)位线之间的读出放大器(sense amplifier)，将不同的存储单元阵列连接到该组位线。所述四个存储单元MC0、MC1、MC2和MC3形成了一个重复的阵列单元MA30。
存储单元MC0包括一个通过晶体管N0和一个电容CF0，晶体管N0的栅极连接到字线WLi，漏极连接到位线BLi，电容CF0连接在通过晶体管N0和阳极线PLj之间。存储单元MC1包括一个通过晶体管N1和一个电容CF1。晶体管N1的漏极连接到位线BLi+1，栅极连接到字线WLi。电容CF1连接在通过晶体管N1和阳极线PLj+1之间。存储单元MC2包括一个通过晶体管N2和一个电容CF2，晶体管N2的漏极连接到位线BLi，栅极连接到字线WLi+1，电容CF2连接在通过晶体管N2和阳极线PLj之间。在对应于位线BLi的列中的存储单元MC0和MC2中的电容CF0和CF2连接到同一条阳极线PLj。存储单元MC3包括一个通过晶体管N3和一个电容CF3，晶体管N3的漏极连接到位线BLi+1，栅极连接到字线WLi+1，电容CF3连接在通过晶体管N3和阳极线PLj+1之间。存储单元MC1和MC3中的电容CF1和CF3连接到阳极线PLj+1。阵列单元MA30按照行和列进行排列。
为了对一个存储单元进行读或者写操作，一般将一条字线、一条阳极线和一条位线同时激活。具体来说，由行解码器有选择地对字线进行控制，由控制输入/输出连接的栅极电路选择位线(例如，如美国专利No.5,917,746中所描述的)。假设将字线WLi和阳极线PLj激活，则选中存储单元MC0进行写入或者读出操作。由于没有激活在所述阵列单元MA30中的字线WLi+1和阳极线PLj+1，因此，不能访问其他存储单元MC1-MC3。
由于在所述阵列单元MA30中将两个电容连接到一条阳极线，因此，与图1所示结构相比，图3的结构能够实现更大的集成度。当存储单元MC0被选中，并且NMOS晶体管N2截止时，可以由下面公式计算存储单元MC2中阳极线PLj上的电容量C2
C2＝CF2×Cjn2/(CF2+Cjn2)，其中，Cjn2为晶体管N2的源极和电容CF2之间的结电容。结电容Cnj2的电容量一般大约为3毫微微法(femtoFarads，fF，等于10-15法拉)，它与电容CF2的电容量相比是可以忽略的，电容CF2的电容量为300fF左右。这样，来自由公共连接的但是没有被选中的存储单元的电容量的影响是可以忽略的。
在图4中示出的本发明的实施例中，将沿着一行的电容交替地连接到被两行存储单元分开的两条阳极线PLj和PLj+1。阵列单元MA40包括八个存储单元MC0-MC7。在存储单元MC0中，NMOS晶体管N0的漏极和栅极分别连接到位线BLi和字线WLi，电容CF0连接到阳极线PLj。存储单元MC1的NMOS晶体管N1的漏极和栅极分别连接到位线BLi+1和字线WLi，电容CF1连接到阳极线PLj+1。在存储单元MC2中，NMOS晶体管N2的漏极和栅极分别连接到位线BLi和字线WLi+1，电容CF2连接到阳极线PLj。在存储单元MC3中，NMOS晶体管N3的漏极和栅极分别连接到位线BLi+1和字线WLi+1，电容CF3连接到阳极线PLj+1。
在存储单元MC4中，NMOS晶体管N4的漏极和栅极分别连接到位线BLi和字线WLi+2，电容CF4连接到阳极线PLj。在存储单元MC5中，NMOS晶体管N5的漏极和栅极分别连接到位线BLi+1和字线WLi+2，电容CF5连接到阳极线PLj+1。在存储单元MC6中，NMOS晶体管N6的漏极和栅极分别连接到位线BLi和字线WLi+3，电容CF6连接到阳极线PLj。在存储单元MC7中，NMOS晶体管N7的漏极和栅极分别连接到位线BLi+1和字线WLi+3，电容CF7连接到阳极线PLj+1。
当通过激活字线WLi、阳极线PLj和位线BLi选中存储单元MC0时，其他存储单元MC1-MC7保持断开。当四个电容连接到一条阳极线时，断开的存储单元的电容量约为3fF，它与被选中的存储单元MC0中的电容CF0的大约为300fF的电容量相比是可以忽略的。
在图5中示出的本发明的实施例中，使用了与图3相似的阳极线排列。可以减少用于选择阳极线的电路数量，因此，与图4所示结构相比，实现了更高的集成度。如上所述，由于电容的电容量(约为300fF)相对较大，因此，增加阳极线上的传输负载几乎不影响正常操作。阵列单元MA50中包括四个存储单元MC0-MC3。
在存储单元MC0中，NMOS晶体管N0的漏极和栅极分别连接到位线BLi和字线WLi，电容CF0连接到阳极线PLj。在存储单元MC1中，NMOS晶体管N1的漏极和栅极分别连接到位线BLi+2和字线WLi，电容CF1连接到阳极线PLj+1。在存储单元MC2中，NMOS晶体管N2的漏极和栅极分别连接到位线BLi+1和字线WLi，电容CF2连接到阳极线PLj。在存储单元MC3中，NMOS晶体管N3的漏极和栅极分别连接到位线BLi+3和字线WLi+1，电容CF3连接到阳极线PLj+1。
在存储单元MC4中，NMOS晶体管N4的漏极和栅极分别连接到位线BLi和字线WLi+2，电容CF4连接到阳极线PLj。在存储单元MC5中，NMOS晶体管N5的漏极和栅极分别连接到位线BLi+2和字线WLi+2，电容CF5连接到阳极线PLj+1。在存储单元MC6中，NMOS晶体管N6的漏极和栅极分别连接到位线BLi+1和字线WLi+3，电容CF6连接到阳极线PLj。在存储单元MC7中，NMOS晶体管N7的漏极和栅极分别连接到位线BLi+3和字线WLi+3，电容CF7连接到阳极线PLj+1。如果激活字线WLi、阳极线PLj和位线BLi，则选中存储单元MC0，而阵列单元MA50中的其他存储单元MC1-MC3未被选中。
图6示出的结构与图4所示的结构相似，其中，阳极线PLj和PLj+1被两行存储单元分开。阵列单元MA60中包括八个存储单元MCO-MC7。
在存储单元MC0中，NMOS晶体管N0的漏极和栅极分别连接到位线BLi和字线WLi，电容CF0连接到阳极线PLj。在存储单元MC1中，NMOS晶体管N1的漏极和栅极分别连接到位线BLi+2和字线WLi，电容CF1连接到阳极线PLj+1。在存储单元MC2中，NMOS晶体管N2的漏极和栅极分别连接到位线BLi+1和字线WLi+1，电容CF2连接到阳极线PLj。在存储单元MC3中，NMOS晶体管N3的漏极和栅极分别连接到位线BLi+3和字线WLi+1，电容CF3连接到阳极线PLj+1。在存储单元MC4中，NMOS晶体管N4的漏极和栅极分别连接到位线BLi和字线WLi+2，电容CF4连接到阳极线PLj。在存储单元MC5中，NMOS晶体管N5的漏极和栅极分别连接到位线BLi+2和字线WLi+2，电容CF5连接到阳极线PLj+1。在存储单元MC6中，NMOS晶体管N6的漏极和栅极分别连接到位线BLi+1和字线WLi+3，电容CF6连接到阳极线PLj。在存储单元MC7中，NMOS晶体管N7的漏极和栅极分别连接到位线BLi+3和字线WLi+3，电容CF7连接到阳极线PLj+1。
由于在阵列单元MA60中有四个电容连接到一条阳极线上，因此可以提高集成度。对阵列单元MA60的读和写操作与上面所述相似，即，当一组指定的字线、位线和阳极线被激活时，连接到阳极线的一个存储单元被选中，而连接到该阳极线的其他存储单元则保持在未被选中状态。
图7示出了按照本发明的另一个实施例的结构，其中包括与图3相似的阳极线排列。阵列单元MA70包括16个存储单元MC0-MC15。
在存储单元MC0中，NMOS晶体管N0的漏极和栅极分别连接到位线BLi和字线WLi，电容CF0连接到阳极线PLj。在存储单元MC1中，NMOS晶体管N1的漏极和栅极分别连接到位线BLi+1和字线WLi，电容CF1连接到阳极线PLj+1。在存储单元MC2中，NMOS晶体管N2的漏极和栅极分别连接到位线BLi+2和字线WLi，电容CF2连接到阳极线PLj+2。在存储单元MC3中，NMOS晶体管N3的漏极和栅极分别连接到位线BLi+3和字线WLi，电容CF3连接到阳极线PLj+3。在存储单元MC4中，NMOS晶体管N4的漏极和栅极分别连接到位线BLi和字线WLi+1，电容CF4连接到阳极线PLj。在存储单元MC5中，NMOS晶体管N5的漏极和栅极分别连接到位线BLi+1和字线WLi+1，电容CF5连接到阳极线PLj+1。在存储单元MC6中，NMOS晶体管N6的漏极和栅极分别连接到位线BLi+2和字线WLi+1，电容CF6连接到阳极线PLj+2。在存储单元MC7中，NMOS晶体管N7的漏极和栅极分别连接到位线BLi+3和字线WLi+1，电容CF7连接到阳极线PLj+3。
在存储单元MC8中，NMOS晶体管N0的漏极和栅极分别连接到位线BLi和字线WLi+2，电容CF8连接到阳极线PLj。在存储单元MC9中，NMOS晶体管N9的漏极和栅极分别连接到位线BLi+1和字线WLi+2，电容CF9连接到阳极线PLj+1。在存储单元MC10中，NMOS晶体管N10的漏极和栅极分别连接到位线BLi+2和字线WLi+2，电容CF10连接到阳极线PLj+2。在存储单元MC11中，NMOS晶体管N11的漏极和栅极分别连接到位线BLi+3和字线WLi+2，电容CF11连接到阳极线PLj+3。在存储单元MC12中，NMOS晶体管N12的漏极和栅极分别连接到位线BLi和字线WLi+3，电容CF12连接到阳极线PLj。在存储单元MC13中，NMOS晶体管N13的漏极和栅极分别连接到位线BLi+1和字线WLi+3，电容CF13连接到阳极线PLj+1。在存储单元MC14中，NMOS晶体管N14的漏极和栅极分别连接到位线BLi+2和字线WLi+3，电容CF14连接到阳极线PLj+2。在存储单元MC15中，NMOS晶体管N15的漏极和栅极分别连接到位线BLi+3和字线WLi+3，电容CF15连接到阳极线PLj+3。
由于在阵列单元MA70中有四个电容连接到一条阳极线上，因此可以提高集成度。与上述操作相似，例如，当在读和写操作中，将字线WLi、阳极线PLj和位线BLi激活时，只有存储单元MC0被选中，而连接到阳极线PLj的其他存储单元则保持在未被选中状态。
图8示出了按照本发明的另一个实施例的结构，其中使用了与图3相似的阳极线排列。阵列单元MA80中包括16个存储单元MC0-MC15。
在存储单元MC0中，NMOS晶体管N0的漏极和栅极分别连接到位线BLi和字线WLi，电容CF0连接到阳极线PLj。在存储单元MC1中的NMOS晶体管N1的漏极和栅极分别连接到位线BLi+2和字线WLi，电容CF1连接到阳极线PLj+1。在存储单元MC2中，NMOS晶体管N2的漏极和栅极分别连接到位线BLi+4和字线WLi，电容CF2连接到阳极线PLj+2。在存储单元MC3中，NMOS晶体管N3的漏极和栅极分别连接到位线BLi+6和字线WLi，电容CF3连接到阳极线PLj+3。在存储单元MC4中，NMOS晶体管N4的漏极和栅极分别连接到位线BLi+1和字线WLi+1，电容CF4连接到阳极线PLj。在存储单元MC5中，NMOS晶体管N5的漏极和栅极分别连接到位线BLi+3和字线WLi+1，电容CF5连接到阳极线PLj+1。在存储单元MC6中，NMOS晶体管N6的漏极和栅极分别连接到位线BLi+5和字线WLi+1，电容CF6连接到阳极线PLj+2。在存储单元MC7中，NMOS晶体管N7的漏极和栅极分别连接到位线BLi+7和字线WLi+1，电容CF7连接到阳极线PLj+3。
在存储单元MC8中，NMOS晶体管N8的漏极和栅极分别连接到位线BLi和字线WLi+2，电容CF8连接到阳极线PLj。在存储单元MC9中，NMOS晶体管N9的漏极和栅极分别连接到位线BLi+2和字线WLi+2，电容CF9连接到阳极线PLj+1。在存储单元MC10中，NMOS晶体管N10的漏极和栅极分别连接到位线BLi+4和字线WLi+2，电容CF10连接到阳极线PLj+2。在存储单元MC11中，NMOS晶体管N11的漏极和栅极分别连接到位线BLi+6和字线WLi+2，电容CF11连接到阳极线PLj+3。在存储单元MC12中，NMOS晶体管N12的漏极和栅极分别连接到位线BLi+1和字线WLi+3，电容CF12连接到阳极线PLj。在存储单元MC13中，NMOS晶体管N13的漏极和栅极分别连接到位线BLi+3和字线WLi+3，电容CF13连接到阳极线PLj+1。在存储单元MC14中，NMOS晶体管N14的漏极和栅极分别连接到位线BLi+5和字线WLi+3，电容CF14连接到阳极线PLj+2。在存储单元MC15中，NMOS晶体管N15的漏极和栅极分别连接到位线BLi+7和字线WLi+3，电容CF15连接到阳极线PLj+3。
与图7的结构相似，在阵列单元MA80中有四个电容共同连接到一条阳极线上。举例来说，如果在读或写操作中，同时将字线WLi、阳极线PLj和位线BLi激活，则存储单元MC0被选中，而连接到阳极线PLj的其他存储单元则保持在未被选中状态。
图9示出了按照本发明的另一个实施例的结构，其中使用了与图3相似的阳极线排列。阵列单元MA90中包括8个存储单元MC0-MC7。
在存储单元MC0中，NMOS晶体管N0的漏极和栅极分别连接到位线BLi和字线WLi，电容CF0连接到阳极线PLj。在存储单元MC1中，NMOS晶体管N1的漏极和栅极分别连接到位线BLi+1和字线WLi，电容CF1连接到阳极线PLj。在存储单元MC2中，NMOS晶体管N2的漏极和栅极分别连接到位线BLi+2和字线WLi，电容CF2连接到阳极线PLj+1。在存储单元MC3中，NMOS晶体管N3的漏极和栅极分别连接到位线BLi+3和字线WLi，电容CF3连接到阳极线PLj+1。在存储单元MC4中，NMOS晶体管N4的漏极和栅极分别连接到位线BLi和字线WLi+1，电容CF4连接到阳极线PLj。在存储单元MC5中，NMOS晶体管N5的漏极和栅极分别连接到位线BLi+1和字线WLi+1，电容CF5连接到阳极线PLj。在存储单元MC6中，NMOS晶体管N6的漏极和栅极分别连接到位线BLi+2和字线WLi+1，电容CF6连接到阳极线PLj+1。在存储单元MC7中，NMOS晶体管N7的漏极和栅极分别连接到位线BLi+3和字线WLi+1，电容CF7连接到阳极线PLj+1。
图9的结构与图7的结构相似之处在于，阵列单元MA90中有四个电容连接到一条阳极线。举例来说，如果在读或写操作中，同时将字线WLi、阳极线PLj和位线BLi激活，则存储单元MC0被选中，而连接到阳极线PLj上的其他存储单元保持在未被选中状态。
图10示出了按照本发明的另一个实施例的结构，这是一种在共享位线中结构中，将具有电容的阳极线应用于扩展连接方式的情况，其中，阳极线的排列与图4的排列具有相似的阳极线间隔。阵列单元MA100中包括16个存储单元MC0-MC15。
在存储单元MC0中，NMOS晶体管N0的漏极和栅极分别连接到位线BLi和字线WLi，电容CF0连接到阳极线PLj。在存储单元MC1中，NMOS晶体管N1的漏极和栅极分别连接到位线BLi+1和字线WLi，电容CF1连接到阳极线PLj。在存储单元MC2中，NMOS晶体管N2的漏极和栅极分别连接到位线BLi+2和字线WLi，电容CF2连接到阳极线PLj+1。在存储单元MC3中，NMOS晶体管N3的漏极和栅极分别连接到位线BLi+3和字线WLi，电容CF3连接到阳极线PLj+1。在存储单元MC4中，NMOS晶体管N4的漏极和栅极分别连接到位线BLi和字线WLi+1，电容CF4连接到阳极线PLj。在存储单元MC5中，NMOS晶体管N5的漏极和栅极分别连接到位线BLi+1和字线WLi+1，电容CF5连接到阳极线PLj。在存储单元MC6中，NMOS晶体管N6的漏极和栅极分别连接到位线BLi+2和字线WLi+1，电容CF6连接到阳极线PLj+1。在存储单元MC7中，NMOS晶体管N7的漏极和栅极分别连接到位线BLi+3和字线WLi+1，电容CF7连接到阳极线PLj+1。
在存储单元MC8中，NMOS晶体管N8的漏极和栅极分别连接到位线BLi和字线WLi+2，电容CF8连接到阳极线PLj。在存储单元MC9中，NMOS晶体管N9的漏极和栅极分别连接到位线BLi+1和字线WLi+2，电容CF9连接到阳极线PLj。在存储单元MC10中，NMOS晶体管N10的漏极和栅极分别连接到位线BLi+2和字线WLi+2，电容CF10连接到阳极线PLj+1。在存储单元MC11中，NMOS晶体管N11的漏极和栅极分别连接到位线Bli+3和字线WLi+2，电容CF11连接到阳极线PLj+1。在存储单元MC12中，NMOS晶体管N12的漏极和栅极分别连接到位线BLi和字线WLi+3，电容CF12连接到阳极线PLj。在存储单元MC13中，NMOS晶体管N13的漏极和栅极分别连接到位线BLi+1和字线WLi+3，电容CF13连接到阳极线PLj。在存储单元MC14中，NMOS晶体管N14的漏极和栅极分别连接到位线BLi+2和字线WLi+3，电容CF14连接到阳极线PLj+1。在存储单元MC15中，NMOS晶体管N15的漏极和栅极分别连接到位线Bli+3和字线WLi+3，电容CF15连接到阳极线PLj+1。
应该理解的是，虽然上述实施例示出了使用1TC存储单元的情况，但是本申请也适用于2TC存储单元结构，它可以通过减少用于选择和激活阳极线的电路的数量，同时增加连接到一条阳极线上的电容的数量而被高度集成。此外，还能够减少所需要的读出放大器的数量，从而可以减少功耗。
在附图和说明中，已经披露了本发明的典型实施例，虽然使用了一些特定的术语，但是它们仅在一般的和描述的意义上被使用，而并非用于限制的目的，在后面的权利要求书中对本发明的范围作出了规定。虽然已经参照特定的实施例对本发明进行了描述，但本领域的一般技术人员应该明白，在不脱离本发明的精神和范围的情况下，可以对所述实施例进行各种修改。
权利要求
1.一种铁电存储器件，包括多条平行字线，沿着第一方向延伸；多条平行位线，沿着垂直于第一方向的第二方向延伸；多条平行阳极线，沿着第一方向延伸；以及多个存储单元，排列在分别沿着第一和第二方向的行和列中，每个所述存储单元包括一个晶体管，连接到所述字线中的一条字线和所述位线中的一条位线；以及一个铁电电容，连接到所述晶体管和所述阳极线中的一条阳极线，由此，将相应行中的所述存储单元连接到相应的字线，将一行存储单元的第一和第二子集的电容连接到相应的第一和第二阳极线。
2.如权利要求1所述的存储器件，其中，将所述阳极线排列为多对相邻的阳极线，由此，由一对存储单元行将第一对相邻阳极线与第二对相邻阳极线分开。
3.如权利要求2所述的存储器件，其中，将与第一对相邻阳极线相邻的存储单元行中的存储单元交替地连接到沿着第一方向的第一和第二阳极线中的一条。
4.如权利要求3所述的存储器件，其中，将相应列的存储单元连接到相应位线。
5.如权利要求3所述的存储器件，其中，将在存储单元列中的存储单元交替地连接到沿着第二方向的第一和第二位线。
6.如权利要求2所述的存储器件，其中，将第一和第二对相邻阳极线连接到将第一和第二对相邻阳极线分开的一对存储单元行的两行中的存储单元。
7.如权利要求6所述的存储器件，其中，将相应列中的存储单元连接到相应的位线。
8.如权利要求6所述的存储器件，其中，将存储单元列中的存储单元交替地连接到沿着第二方向的第一和第二位线。
9.如权利要求2所述的存储器件，其中，将第一对相邻位线仅连接到位于第一对位线相对侧的第一和第二存储单元行中的存储单元。
10.如权利要求1所述的存储器件，其中，由一对相邻行中的存储单元行将所述阳极线彼此分开。
11.如权利要求10所述的存储器件，其中，每条阳极线仅连接到在沿着第一方向的每个其他列中的存储单元。
12.如权利要求11所述的存储器件，其中，将相应列中的存储单元连接到相应位线。
13.如权利要求11所述的存储器件，其中，将一个存储单元列当中的存储单元交替地连接到沿着第二方向的第一和第二位线。
14.如权利要求10所述的存储器件，将每条阳极线仅连接到沿着第一方向的每个其它对的相邻列中的存储单元。
15.一种铁电存储器件，包括一个阵列单元，被连接到沿着相应的行和列的方向排列的多条字线和多条位线以及沿着行方向延伸的多条阳极线，所述阵列单元包括多个存储单元，其中，所述阵列单元的存储单元行中的m个存储单元中的n(m＞n)个存储单元被连接到一条阳极线。
16.如权利要求15所述的器件，其中，将一条阳极线公共地连接到沿着所述列方向的相邻存储单元。
17.一种铁电存储器件，包括一个存储单元阵列，包括按照行和列排列的类似的阵列单元，其中，每个阵列单元包括一个第一存储单元，连接到第一字线、第一位线和第一阳极线；一个第二存储单元，连接到第一字线、第二位线和第二阳极线；一个第三存储单元，连接到第二字线、第一位线和第一阳极线；以及一个第四存储单元，连接到第二字线、第二位线和第二阳极线。
18.一种铁电存储器件，包括一个存储单元阵列，包括按照行和列排列的重复的阵列单元，其中，每个阵列单元包括一个第一存储单元，连接到第一字线、第一位线和第一阳极线；一个第二存储单元，连接到第一字线、第二位线和第二阳极线；一个第三存储单元，连接到第二字线、第一位线和第一阳极线；一个第四存储单元，连接到第二字线、第二位线和第二阳极线；一个第五存储单元，连接到第三字线、第一位线和第一阳极线；一个第六存储单元，连接到第三字线、第二位线和第二阳极线；一个第七存储单元，连接到第四字线、第一位线和第一阳极线；以及一个第八存储单元，连接到第四字线、第二位线和第二阳极线。
19.一种铁电存储器件，包括一个存储单元阵列，包括按照行和列排列的类似的阵列单元，其中，每个阵列单元包括一个第一存储单元，连接到第一字线、第一位线和第一阳极线；一个第二存储单元，连接到第一字线、第三位线和第二阳极线；一个第三存储单元，连接到第二字线、第二位线和第一阳极线；以及一个第四存储单元，连接到第二字线、第四位线和第二阳极线，其中，在与所述阵列单元相邻的列方向的阵列单元中，所述第一和第二阳极线沿着行的方向延伸。
20.一种铁电存储器件，包括一个存储单元阵列，包括按照行和列排列的多个阵列单元，其中，每个阵列单元包括一个第一存储单元，连接到第一字线、第一位线和第一阳极线；一个第二存储单元，连接到第一字线、第三位线和第二阳极线；一个第三存储单元，连接到第二字线、第一位线和第一阳极线；一个第四存储单元，连接到第二字线、第四位线和第二阳极线；一个第五存储单元，连接到第三字线、第一位线和第一阳极线；一个第六存储单元，连接到第三字线、第三位线和第二阳极线；一个第七存储单元，连接到第四字线、第一位线和第一阳极线；以及一个第八存储单元，连接到第四字线、第四位线和第二阳极线。
21.一种铁电存储器件，包括一个存储单元阵列，包括按照行和列排列的多个阵列单元，其中，每个阵列单元包括一个第一存储单元，连接到第一字线、第一位线和第一阳极线；一个第二存储单元，连接到第一字线、第二位线和第二阳极线；一个第三存储单元，连接到第一字线、第三位线和第三阳极线；一个第四存储单元，连接到第一字线、第四位线和第四阳极线；一个第五存储单元，连接到第二字线、第一位线和第一阳极线；一个第六存储单元，连接到第二字线、第二位线和第二阳极线；一个第七存储单元，连接到第二字线、第三位线和第三阳极线；一个第八存储单元，连接到第二字线、第四位线和第四阳极线；一个第九存储单元，连接到第三字线、第一位线和第一阳极线；一个第十存储单元，连接到第三字线、第二位线和第二阳极线；一个第十一存储单元，连接到第三字线、第三位线和第三阳极线；一个第十二存储单元，连接到第三字线、第四位线和第四阳极线；一个第十三存储单元，连接到第四字线、第一位线和第一阳极线；一个第十四存储单元，连接到第四字线、第二位线和第二阳极线；一个第十五存储单元，连接到第四字线、第三位线和第三阳极线；以及一个第十六存储单元，连接到第四字线、第四位线和第四阳极线。
22.一种铁电存储器件，包括一个存储单元阵列，包括按照行和列排列的多个阵列单元，其中，每个阵列单元包括一个第一存储单元，连接到第一字线、第一位线和第一阳极线；一个第二存储单元，连接到第一字线、第三位线和第二阳极线；一个第三存储单元，连接到第一字线、第五位线和第三阳极线；一个第四存储单元，连接到第一字线、第七位线和第四阳极线；一个第五存储单元，连接到第二字线、第二位线和第一阳极线；一个第六存储单元，连接到第二字线、第四位线和第二阳极线；一个第七存储单元，连接到第二字线、第六位线和第三阳极线；一个第八存储单元，连接到第二字线、第八位线和第四阳极线；一个第九存储单元，连接到第三字线、第一位线和第一阳极线；一个第十存储单元，连接到第三字线、第三位线和第二阳极线；一个第十一存储单元，连接到第三字线、第五位线和第三阳极线；一个第十二存储单元，连接到第三字线、第七位线和第四阳极线；一个第十三存储单元，连接到第四字线、第二位线和第一阳极线；一个第十四存储单元，连接到第四字线、第四位线和第二阳极线；一个第十五存储单元，连接到第四字线、第六位线和第三阳极线；以及一个第十六存储单元，连接到第四字线、第八位线和第四阳极线。
23.一种铁电存储器件，包括一个存储单元阵列，包括按照行和列排列的多个阵列单元，其中，每个阵列单元包括一个第一存储单元，连接到第一字线、第一位线和第一阳极线；一个第二存储单元，连接到第一字线、第二位线和第一阳极线；一个第三存储单元，连接到第一字线、第三位线和第二阳极线；一个第四存储单元，连接到第一字线、第四位线和第二阳极线；一个第五存储单元，连接到第二字线、第一位线和第一阳极线；一个第六存储单元，连接到第二字线、第二位线和第一阳极线；一个第七存储单元，连接到第二字线、第三位线和第二阳极线；以及一个第八存储单元，连接到第二字线、第四位线和第二阳极线。
24.一种铁电存储器件，包括一个存储单元阵列，包括按照行和列排列的多个阵列单元，其中，每个阵列单元包括一个第一存储单元，连接到第一字线、第一位线和第一阳极线；一个第二存储单元，连接到第一字线、第二位线和第一阳极线；一个第三存储单元，连接到第一字线、第三位线和第二阳极线；一个第四存储单元，连接到第一字线、第四位线和第二阳极线；一个第五存储单元，连接到第二字线、第一位线和第一阳极线；一个第六存储单元，连接到第二字线、第二位线和第一阳极线；一个第七存储单元，连接到第二字线、第三位线和第二阳极线；一个第八存储单元，连接到第二字线、第四位线和第二阳极线；一个第九存储单元，连接到第三字线、第一位线和第一阳极线；一个第十存储单元，连接到第三字线、第二位线和第一阳极线；一个第十一存储单元，连接到第三字线、第三位线和第二阳极线；一个第十二存储单元，连接到第三字线、第四位线和第二阳极线；一个第十三存储单元，连接到第四字线、第一位线和第一阳极线；一个第十四存储单元，连接到第四字线、第二位线和第一阳极线；一个第十五存储单元，连接到第四字线、第三位线和第二阳极线；以及一个第十六存储单元，连接到第四字线、第四位线和第二阳极线。
全文摘要
一种铁电存储器件,包括沿着第一方向延伸的多条平行字线、沿着垂直于第一方向的第二方向延伸的多条平行位线以及沿着第一方向延伸的多条平行阳极线。在沿着对应于第一和第二方向的行和列中,排列多个存储单元,每个存储单元包括一个连接到一条字线和一条位线的晶体管以及一个连接到该晶体管和一条阳极线的铁电电容,由此,将在相应行中的存储单元连接到相应的字线,使得存储单元行的第一和第二子集的铁电电容连接到相应的第一和第二阳极线。
文档编号H01L27/105GK1367492SQ0210151
公开日2002年9月4日 申请日期2002年1月7日 优先权日2001年1月8日
发明者田炳吉 申请人:三星电子株式会社