专利名称：具有高触发电流的静电放电防护电路的制作方法
技术领域：
本发明涉及一种运用半导体控制整流器(semiconductor controlledrectifier，SCR)的静电放电(electrostatic discharge，ESD)防护电路；尤其是指一种具有高触发电流的ESD防护电路。
然而，由图2中的伏安特性图中也可得知传统SCR的触发电流Itrig也是非常的小。这样，当一个接合焊垫使用传统SCR作为ESD防护组件时，在正常电源的使用状况下，便容易受到噪声的干扰而触发，发生栓锁(latch-up)的现象，使得该接合焊垫13将会被箝制在一个相当低的电位(～vhold)，而无法接受或是发送信号。
为达到上述的目的，本发明提出一种具有高触发电流的静电放电(ESD)防护电路，包含有一半导体控制整流器(SCR)，包含有一阳极(anode)、一阳栅极(anode gate)、一阴栅极(cathode gate)以及一阴极(cathode)，其中该阳极耦接至一第一接合焊垫(pad)，该阴栅极与该阴极耦接至一第二接合焊垫，该半导体控制整流器设置一基底表面；特点是还有一MOS结构的一双极性接面晶体管，具有一集电极以及一发射极；其中，该集电极与该发射极的其中的一极仅仅耦接至该阳栅极，该集电极与该发射极其中的另一极耦接至该第二接合焊垫。
所述的半导体控制整流器是为一侧向的SCR；所述的双极性接面晶体管设置在一栅极接地的NMOS晶体管之内，该集电极为该NMOS的漏极，该发射极为该NMOS的源极；所述的双极性接面晶体管设置在一PMOS晶体管之内，该PMOS具有一栅极耦接至该PMOS的一源极，该集电极为该PMOS的一漏极，该发射极为该PMOS的源极；所述的第一接合焊垫与所述的第二接合焊垫其中之一做为一电源线，另一则作为输出入口。
根据上述发明，还提供一属于同一构思的一种静电放电防护电路，包含有一半导体控制整流器，该控制整流器包含有一第一导电型的一基底；一第二导电型的一井区，形成于该基底上；该第一导电型的一第一掺杂区，设于该井区上；和该第二导电型的一第二掺杂区，设于该基底上；该第一掺杂区耦接至一第一接合焊垫，该基底、该第二掺杂区耦接至一第二接合焊垫；特点是，该半导体整流器为一侧向半导体控制整流器，该静电放电电路还包含一栅极接地NMOS，该NMOS包含有一漏极，仅仅耦接至该侧向半导体控制整流器的该井区；以及相耦接的一源极以及一栅极；其中，该源极以及该栅极耦接至一第二接合焊垫。
所述的侧向半导体控制整流器还包含有该第一导电型的一第三掺杂区，所述的基底通过该第三掺杂区耦合至所述的第二接合焊垫；其还包含有该第二导电型的一第四掺杂区，设于所述的井区内，该井区通过该第四掺杂区耦接至所述的栅极接地的所述NMOS的漏极；所述的第四掺杂区包围所述的第一掺杂区；所述的侧向SCR还包含有所述第一导电型的一第三掺杂区，设于该基底上，所述第二掺杂区位于该第三掺杂区与所述井区之间，该基底通过该第三掺杂区耦合至该第二接合焊垫；所述的第一掺杂区、第二掺杂区、第三掺杂区、第四掺杂区大致上彼此相平行，放置于所述基底上。
本发明的ESD防护电路一方面具有良好的ESD防护能力，另一方面，有可以免除噪声干扰时所可能发生的栓锁效应。
图3为本发明的ESD防护电路的剖面示意图；图4为图3中的SCR的一种布局图；图5为图3中的等效组件连接电路图；图6为图5中的电路图相对应的伏安特性图；图7为本发明的另一ESD防护电路的剖面图；图8为图7中的SCR的一种布局图；图9为一以PMOS实施的ESD防护电路示意图。
附图符号、标号说明10、30～P型基底； 12、32～N型井；14、20、22、28～P+掺杂区； 18、24、26～N+掺杂区；13、33～接合焊垫；
图3中，本发明的ESD防护电路主要包含有两个组件，一个是侧向SCR，另一个是NMOS N1。如图3、图4所示，P+掺杂区22、N型井32、P型基底30以及N+掺杂区26构成了侧向SCR的PNPN结构，分别当作侧向SCR的阳极、阳栅极、阴栅极以及阴极。P+掺杂区22直接耦接到一接合焊垫33。P型基底30通过P+掺杂区28，耦接到一电源线Vss。当然，该电源线Vss耦接到一个电源接合焊垫(未显示)。N+掺杂区26也耦接到Vss。N1的栅极以及源极均耦接到Vss。侧向SCR中的N型井32仅仅通过N+掺杂区24，耦接到N1的漏极，如图3所示。除了N1的漏极外，N型井32并没有耦接到任何地方。P+掺杂区22、N+掺杂区24、N+掺杂区26以及P+掺杂区28在布局上，彼此大致平行，如图4所示。图3中同时显示出侧向SCR中的等效组件图。
图5为图3所示的等效组件连接电路图。Q1为P+掺杂区22、N型井32以及P型基底30所构成的垂直(perpendicular)PNP双极性接面晶体管(bipolar junction transistor，BJT)。Q2为N型井32、P型基底30以及N+掺杂区26所构成的侧向(lateral)NPN BJT。Q3为设置在N1的沟道(channel)下方的NPN BJT。Rsub为Q2的基极(base)到Vss之间，由P型基底30所构成的扩展电阻(spread resistance)。各个组件彼此的连接方式显示于图5中。
请参阅图5。当一个正电压的ESD脉冲一开始的出现于接合焊垫33，而Vss接地时，Q3会因为集电极与基极之间的接面崩溃而发生快反向(snapback)现象，并且开始通过路径Path1导通小量的ESD电流，如图5所示。此时，由于Q1的发射极与基极之间的接面呈现顺向偏压而顺便开启了Q1，因此，也有部分的ESD电流通过路径Path2而释放至地。也就是说，本发明的ESD防护电路一开始被触发时，ESD电流是由接合焊垫33，通过Path1以及Path2释放至地。随着通过Path2中ESD电流的增大，Q2的基极处电压也随着上升。一旦Q2的基极处的电压超过Q2的维持电压时，Q2便开启而形成ESD电流路径Path3。Q1与Q2的开启(即为侧向SCR开启)构成了所谓的栓锁(latch-up)效应，可以在低跨压的条件下，释放大量的ESD电流。
图6为图5中的电路图相对应的伏安特性图。横坐标是接合焊垫33对地的电压值，纵坐标是接合焊垫33流入的电流值。图6中明白的显示了在快反向现象发生时，本发明的ESD防护电路会将接合焊垫33维持在Vsnap的值，此时，Q1与Q3开启。当电流超过触发电流Itrig，侧向SCR开启后，接合焊垫33的电压便维持在一个非常低的值Vhold。
Vsnap由N1的特性所决定，Itrig由侧向SCR与N1的特性所决定。即Vtrig以及Itrig可以通过调整侧向SCR与N1而改变。假使，布局的设置使Vsnap大于接合焊垫33的最高操作电压(譬如说Vdd)，且Itrig大于接合焊垫33于正常操作时的最大电流。由图6中的伏安特性图可知，一旦接合焊垫33受到噪声的影响，而导致电压瞬间过高时，本发明的ESD防护电路顶多会暂时的处于Q1与Q3开启的状态，而没有机会成为栓锁(侧向SCR开启)的状态。因为一般噪声所能提供的电流与接合焊垫的操作电流相比，往往都相当的小，可以忽略。一旦噪声的影响消失后，接合焊垫33的操作电压(小于Vsnap)不足以使该ESD防护电路中的Q1与Q3维持在开启的状态，所以该ESD防护电路便呈现开路(open circuit)，接合焊垫33便可以继续的收发信号。
然而在ESD发生时，大量的ESD电流可以使本发明的ESD防护电路处于侧向SCR开启的状态，在低跨压(～Vhold)的情形下释放ESD电流，所以，本发明的ESD防护电路具有相当优良的ESD耐受力。
图7是和上述发明属同一发明构思的另一ESD防护电路的剖面图。图8为图7中的SCR的一种布局图。N+掺杂区24可以环绕P+掺杂区22，如图7所示。图7中的结构，和图3的结构相比，可以在有限的硅面积(silicon area)中获得一较高的Itrig，以防止噪声所导致的栓锁效应发生。
N1可以是一般的栅极接地(gate-grounded)NMOS晶体管；也可以是一个栅极接地的N型场效应管(NMOS)(N-type field MOS)，其栅极绝缘层以一场氧化层构成。两者均有一个NPN型BJT设置在其沟道附近。
本发明也可以运用P型场效应管(PMOS)取代第图7中的NMOS N1，如第图9所示。PMOS P1的源极耦接到P1的栅极，同时也做为一个寄生的PNP型BJT的发射极。P1的漏极耦接到Vss，同时也做为该PNP BJT的集电极。也可以运用P型场效应管(PMOS)来实施本发明的ESD防护电路。
本发明的ESD防护电路除了具有良好的ESD耐受力之外，在适当的布局设计下，还可以免于因噪声干扰所可能导致的栓锁问题。而此问题是
图1中的传统侧向SCR电路所无法解决的。
本发明虽以较佳实施例公开如上，然而它不是用来限定本发明，任何熟习此项制造工艺者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围应当以本专利申请的权利要求书所界定的范围为准。
权利要求
1.一种具有高触发电流的静电放电防护电路，包括有一半导体控制整流器，包含有一阳极、一阳栅极、一阴栅极以及一阴极，其中该阳极耦接至一第一接合焊垫，该阴栅极与该阴极耦接至一第二接合焊垫，该半导体控制整流器设置一基底表面；其特征在于，还有一MOS结构的一双极性接面晶体管，具有一集电极以及一发射极；其中，该集电极与该发射极的其中的一极耦接至该阳栅极，该集电极与该发射极其中的另一极耦接至该第二接合焊垫。
2.如权利要求1所述的具有高触发电流的静电放电防护电路，其特征在于，所述的半导体控制整流器是一侧向半导体控制整流器。
3.如权利要求1所述的具有高触发电流的静电放电防护电路，其特征在于，所述的双极性接面晶体管设置在一栅极接地的NMOS晶体管之内，该集电极为该NMOS的漏极，该发射极为该NMOS的源极。
4.如权利要求1所述的具有高触发电流的静电放电防护电路，其特征是，所述的双极性接面晶体管设置在一PMOS晶体管之内，该PMOS具有一栅极耦接至该PMOS的一源极，该集电极为该PMOS的一漏极，该发射极为该PMOS的源极。
5.如权利要求1所述的具有高触发电流的静电放电防护电路，其特征是，所述第一接合焊垫与所述第二接合焊垫其中之一做为一电源线，另一则作为输出入口。
6.一种静电放电防护电路，包括有一半导体控制整流器，该控制整流器包含有一第一导电型的一基底；一第二导电型的一井区，形成于该基底上；该第一导电型的一第一掺杂区，设于该井区上；和该第二导电型的一第二掺杂区，设于该基底上；该第一掺杂区耦接至一第一接合焊垫，该基底、该第二掺杂区耦接至一第二接合焊垫；其特征在于，该半导体控制整流器为一侧向半导体控制整流器，该静电放电电路还有一栅极接地NMOS，该NMOS含有一漏极，耦接至该侧向半导体控制整流器的该井区；以及相耦接的一源极以及一栅极；其中，该源极以及该栅极耦接至一第二接合焊垫。
7.如权利要求6所述的静电放电防护电路，其特征是，所述的侧向半导体控制整流器还包含有该第一导电型的一第三掺杂区，所述的基底通过该第三掺杂区耦合至所述的第二接合焊垫。
8.如权利要求6所述的静电放电防护电路，其特征在于，所述的侧向半导体控制整流器还包含有该第二导电型的一第四掺杂区，设于所述的井区内，该井区通过该第四掺杂区耦接至所述的栅极接地的所述NMOS的漏极。
9.如权利要求7所述的静电放电防护电路，其特征在于，所述的第四掺杂区包围所述的第一掺杂区。
10.如权利要求7所述的静电放电防护电路，其特征在于，所述的侧向半导体控制整流器还包含有所述第一导电型的一第三掺杂区，设于该基底上，所述第二掺杂区位于该第三掺杂区与所述井区之间，该基底通过该第三掺杂区耦合至该第二接合焊垫。
11.如权利要求8所述的静电放电防护电路，其特征在于，所述的第一掺杂区、第二掺杂区、第三掺杂区、第四掺杂区大致上彼此相平行，放置于所述基底上。
全文摘要
一种具有高触发电流的静电放电防护电路。包含有一半导体控制整流器(SCR)，一带MOS结构的双极性极性晶体管。该SCR包含有一阳极、一阳栅极、一阴栅极以及一阴极。该阳极耦接至一第一接合焊垫。该阴栅极与该阴极耦接至一第二接合焊垫。该双极性接面晶体管具有一集电极以及一发射极。该集电极与该发射极其中之一仅仅耦接至该阳栅极；该集电极与该发射极其中之另一耦接至该第二接合焊垫。该ESD防护电路需要较大的触发电流才能使该SCR产生栓锁现象。如此，可以避免在正常操作时，噪声意外引起栓锁现象的事件发生。
文档编号H01L27/00GK1449035SQ02108758
公开日2003年10月15日 申请日期2002年4月2日 优先权日2002年4月2日
发明者陈伟梵 申请人:华邦电子股份有限公司