专利名称：用于提供电流控制的静电放电保护的方法和装置的制作方法
相关申请的交叉引用本申请要求序列号为60/577,785，申请日为2004年6月8日的美国临时专利申请的优先权，其在此引入作为参考。
背景技术：
通常，集成电路(IC)包括若干供给管脚(电源和地)，若干输入信号管脚和一些输出管脚。所有这些管脚(这里也称为焊点)都需要到达该集成电路的所有其它管脚的安全的静电放电(ESD)保护路径。在IC产业，存在有许多不同的保护概念，包括对单个IC上的不同类型的管脚的异类ESD保护。已经使用了各种方法来为IC的输出管脚提供ESD保护，每一种都有优势和劣势。输出驱动器通常由反向器型的电路生成。输出驱动器的ESD保护是非常困难的。现有的许多技术都有缺点和劣势，例如时延、硅消耗触发器电压调谐、面积、复杂性、速度降低、以及其它的显著的不足。
图1是一个包括反向器级102的传统CMOS输出驱动器100的示意图，其中反向器级102包括第一晶体管104和第二晶体管106。依赖于输入节点108(由核心电路110驱动)的逻辑状态，输出电势被拉到高至Vdd(PMOS传导)、或者低至Vss(NMOS传导)。更具体地，反向器电路102包括耦合在一起(即形成在一个组套中)的至少一个PMOS晶体管104和至少一个NMOS晶体管106，示意性地在第一电压线Vdd和第二电压线Vss之间。集成电路的内部核心电路110操作反向器102的输入节点108(NMOS和PMOS晶体管104、106的栅极连接)，以与集成电路外部的其它管脚或逻辑进行通信。对于所述输入节点上的逻辑低信号电压，NMOS晶体管106将关闭，而PMOS晶体管104将导通并使输出节点接近Vdd电势。在输入节点108上出现逻辑高的实例中，NMOS晶体管106将导通，从而拉低输出节点，而PMOS晶体管104关闭。
当正ESD电压相对于Vss线或地施加于未保护的输出焊点112时，NMOS晶体管106将首先在MOS模式下导通小量的电流，这是因为未控制的或浮动的NMOS栅极。如果在NMOS栅极的后面没有特殊的“隔离(keep-off)”电路，如在共同受让的美国专利6,529,359中所述(其内容在此引入作为参考)，由于寄生的栅极-漏极电容，栅极一般被拉高。这个寄生或动态栅极偏压将所述快反向(snapback)触发电压Vt1减小到了Vt1’，如图2所示。这将在NMOS晶体管106中产生一个MOS通道，其减小了Vt1触发电压。因此，NMOS晶体管106将更简单地触发进入一种(寄生)双极模式。低栅极偏压足够将Vt1触发电压减小到寄生NPN设备的保持电压。
一种用于提供ESD保护的方法是防止输出驱动器100中的NMOS晶体管106的快反向(snapback)。在图3中示为电路300的传统的保护概念包括输出节点的“双二极管”保护，在Vss或地节点与输出节点间连接二极管304(下二极管)，在输出节点与Vdd节点间连接二极管302(上二极管)。这些二极管302/304重定向ESD电流到电源线/总线。Vdd和Vss线之间的电源箝位电路306将电压箝位在电源线之间，并耗散ESD电流。
图3描述了用于输出驱动器102的ESD保护的双二极管和电源箝位保护电路300的示意图。存在用于输出焊点和Vss间的正电压的两条竞争触发路径。所预期的电流路径流过二极管302从输出到Vdd及电源箝位电路306到接地的Vss节点。由于NMOS晶体管106的浮动栅极，该晶体管在减小的触发电压Vt1～Vh上触发进入快反向。在许多高电压技术中，这引起了对NMOS晶体管的破坏。但是，在许多其它技术中，例如但并不限于，高级硅化技术，触发进入快反向同样具有破坏性。如果NMOS晶体管没有被镇流以保证通过整个NMOS的均匀传导，也可能产生破坏。在所有情况下，将会导致故障，如果NMOS不够强壮以分流大的ESD电流。
此外，所期望电流路径中的总压降能够变得非常高，这是因为大的总线阻抗(到电源箝位电路的长距离)、阻性二极管(通常用于高压技术)、或高阻性电源箝位电路。当所期望电流路径中的总压降太高时，穿过NMOS晶体管106的电流路径可触发，迫使NMOS晶体管106进入双极模式。当NMOS晶体管106并不是设计用于双极传导，这导致了NMOS晶体管的毁坏。由于NMOS的减小的触发电压(Vt’＜Vt1，见上及图2)，在高级CMOS技术中，所预期电流路径的最大或临界电压会比较小。
通过在ESD受压过程中将NMOS栅极拉到Vss，现有的特殊技术增加了NMOS晶体管的Vt1触发电压。这种“隔离电路”在前面已经描述了(美国专利6,529,359)，并可以用于保护NMOS晶体管。但是，这些电路增加了预驱动器逻辑的复杂性，并且仅将临界电压增加一个很小的量(在高级CMOS技术中典型的是1-2VVdelta＝Vavalanche-Vhold)。对较大的ESD受压电流，NMOS毁坏依然会出现。
隔离电阻308‘Riso’(见图3)可以减小流过NMOS晶体管106的电流，有时它被放置在输出焊点112和输出驱动器102之间。如果ESD电流的一小部分流过NMOS晶体管106和电阻308，将引发大的压降，使穿过二极管302和电源箝位电路306的预期电流路径受益。这个隔离电阻308已被使用在成熟的技术中，如“快”ESD调整，但是它有很多不足。需要大电阻值(～50欧姆至1k欧姆)来有效地将流过NMOS晶体管106的电流减小为安全值。输出驱动器速度和输出电流/电压作为电阻值的函数而减小。这样，输出驱动器的尺寸需要被增加以维持正常操作的输出电流电平不变。这种尺寸上的增加可能是不实际的。
因为总线阻抗一般会使总压降增加到过大的值，存在另一种本地保护NMOS晶体管106的技术。本地箝位电路318/320被放置在NMOS的漏极-源极附近并与之并联。目的是将电压箝位到一个低于NMOS晶体管106的(减小的)Vt1(Vt1’)触发电压的安全值。由于非常窄的ESD设计窗口，这要求对本地箝位电路318/320的费力的触发电压选择。箝位电路需要在充分低于NMOS晶体管的Vt1/Vt1’触发电压(其定义了最大触发电压)、但充分高于正常操作的最大信号电压(其定义了最小充分电压，以防止不希望的触发)的电压上开始传导。在许多应用中，最大和最小电压的差别非常小，并且有时是可忽略的。因而，在许多实例中，使用本地箝位电路318/320对保护任何输出驱动反向器102的晶体管并没有用处。
当前，用于保护输出驱动器不受ESD事件影响的可用技术是复杂的，并妨碍输出驱动器的正常操作。因此，在本领域中需要一种方法和装置来提高对输出驱动器中所使用的晶体管的保护。
发明内容
本发明是一种用于为电路提供电流受控ESD保护的方法和装置。本发明的实施方式可用于保护输入或输出焊点不受ESD事件影响。ESD保护电路包括一个ESD箝位电路，和控制所述箝位电路的激活的电流检测器。ESD箝位电路跨越驱动器晶体管的输出或输入端子而连接。本地箝位电路被耦合至电流检测器，当来自ESD事件的电流超过预定限制时，所述电流检测器激活该箝位电路。该箝位电路还可用于保护集成电路中所使用的NMOS和PMOS晶体管。电流检测器和ESD箝位电路可以被独立设计，并且可以被放置在半导体芯片的分离区域。
为了可以详细理解本发明的上述特性，本发明的更具体的描述，简要总结上述，可参考具体实施方式
，其中一些实施方式在附图进行了说明。但是，应该注意，附图仅说明了本发明的典型实施方式，因此并不是要限制它的范围，因为本发明可允许其它的等效实施方式。
图1是包括反向器级的传统CMOS输出驱动器的结构的示意图；图2以图表说明了相对于接地的Vss施加于输出焊点的正ESD电压的效果；图3是用于输出驱动器的ESD保护的传统双二极管和电源箝位保护电路的示意图；图4是本发明的电流控制ESD箝位电路的示意图；图5示出了使用电流控制SCR的本发明的一个实施方式的示意图；图6示出了本发明的第二实施方式的示意图；图7示出了本发明的第三实施方式的示意图；图8示出了用于保护输出驱动器的PMOS晶体管的本发明的一个实施方式的示意图；图9示出了本发明的替换的实施方式的示意图；图10示出了用于保护集成电路的输入焊点的本发明的一个实施方式的示意图；图11示出了用于保护集成电路的输入焊点的实施例的替换实施方式的示意图；图12示出了图9的实施例的替换实施方式；图13示出了图9的实施例的另一个替换实施方式。
具体实施例方式
本发明提供了一种电流受控ESD箝位电路，以保护集成电路中的NMOS或PMOS晶体管免于施加在节点(输入或输出)和Vss或Vdd节点(或地)间的ESD电压。为了防止晶体管和ESD箝位电路间的触发竞争，箝位电路的触发电压由流过晶体管的电流控制。本发明包括耦合至至少一个ESD箝位电路的至少一个电流检测器。电流检测器被设计为区分正常集成电路操作中产生的电流和ESD事件中生成的电流。
图4是输出驱动器400的第一实施例的示意图，其包括电流受控ESD箝位电路402/404，其被设置以保护反向器102中的晶体管104、106。具体地，第一ESD箝位电路402被从PMOS晶体管104的源极端子连接至漏极端子，第二ESD箝位电路404被从NMOS晶体管106的源极端子连接至漏极端子。输出焊点112和Vss间的正ESD事件由箝位电路404处理，而输出焊点112和Vdd间的负ESD事件由箝位电路402处理。ESD箝位电路402/404不被一个特定电压触发，这种电压触发需要麻烦的触发电压选择电路。在流过晶体管104/106的某个电流电平上，ESD箝位电路402/404被触发。当施加输出焊点112和Vss间的正ESD电压时，NMOS晶体管106首先导通，因为它形成了具有最小阻抗的路径。本发明在流过晶体管106的电流路径中增加了电流检测器。当路径中的电流幅度充分大于正常操作的最大电流时，ESD箝位电路404关闭，在输出112和Vss线之间创建了一个低欧姆分流路径，箝制电压并保护NMOS晶体管106。对于负ESD电压，在输出焊点112和Vdd间，箝位电路402以类似方式工作以分流负ESD电压到Vdd线，并保护PMOS晶体管104。可以增加二极管302/304以分别分流输出焊点112和Vdd间的正ESD电压，及输出焊点112和Vss间的负ESD电压。
图5示出了输出驱动器500的第一实施方式的示意图，其中ESD箝位电路404包括一个SCR505和一个用作电流检测器的电流感应电阻502。为了简便，仅显示和详细描述保护NMOS晶体管106的箝位电路404。箝位电路402的一个实施方式保护PMOS晶体管，被参考图8示出并描述。电流感应电阻502(或其它触发或感应元件)可以被共享来激活ESD箝位电路402、404。
SCR505包括以传统方式排列的第一晶体管504和第二晶体管506。具体的，晶体管506的基极和发射极被分别连接至晶体管504的集电极和Vss(阴极)。晶体管506的集电极被连接至晶体管504的基极和驱动器102的输出(形成栅极G2)。晶体管504的发射极形成SCR505的阳极，并连接至输出焊点112。电流感应电阻502被连接在栅极G2和SCR505的阳极之间。当阳极(连接至输出节点)和G2节点(连接至NMOS的漏极)间的压降达到大约0.7V，即SCR505的阳极-G2二极管的内置电压时，ESD箝位电路404被触发。电阻502的电阻值以这种方式定义，对于正常操作中最多到最大允许电流的电流，通过电阻502的压降小于0.7V。对于ESD电流电平，它一般要大得多，通过电阻502的压降足够大以触发SCR505。
为了限制流过驱动器106的电流，可以将二极管302放置在电阻502后面。在此情况下，在触发SCR505之前流过电阻502的电流被分成2个电流路径驱动器106和二极管302。
尽管在前面的描述中电流感应电阻502被放置在SCR505的阳极-G2接点上，即在输出驱动器106的漏极侧，当电阻被放置在SCR505的G1-阴极电阻上，即输出驱动器106的源极侧时，适用相同的原理。
NMOS晶体管106作为针对ESD箝位电路404的自控触发元件。基于SCR的ESD箝位电路被选择，因为它具有单位面积最高的ESD电流健壮性。
可以基于正常操作过程中流过NMOS晶体管106的最大电流值，计算放置在阳极和SCR505的G2(Nwell)连接间的电流感应电阻502的电阻值。通常，100um的NMOS晶体管106具有正常操作输出电流(0.5mA/um栅极宽度)INMOS_normal_operation＝50mA的最大值。当形成ESD健壮时，该NMOS通常可提供通过其寄生双极设备的10倍高的电流电平INMOS_ESD＝500mA。
电阻值需要足够小以防止正常操作中不希望的SCR触发，公式表示为INMOS_normal_operation·RISO<<0.4V⇒RISO<<0.4V50mA=8Ω]]>另一方面，电流感应电阻的值需要足够大以保证在输出驱动器102被破坏之前，ESD箝位电路404被触发进入低欧姆状态。下式计算最小值INMOS_ESD·RISO>>0.7V⇒RISO>>0.7V500mA=1.4Ω]]>在该实例中，电阻值需要在1.4到8欧姆之间。在可将NMOS设备做得健壮的技术中，该公式表示相同的可能性，因为最大寄生双极电流通常比正常操作最大电流电平高10倍。
在一个替换实施方式中，在图9中示为电路900，可以在栅极G2和输出驱动器(晶体管106的漏极)之间增加一个阻抗元件902。所述元件902在ESD事件中具有低阻抗，并且在正常电路操作中具有高阻抗。这种元件902的一个实例是正向导通模式下的二极管。该二极管有效地降低了输出驱动器所见的电容量。但是，该二极管增加了相同大小的电流感应电阻502所需的触发电流，因为触发SCR505所需的横跨此电阻502的总电压现在等于1.4V，即二极管的固有压降的2倍。使用这种元件902提供了额外的压降，该压降提供了对于ESD事件的额外余量。这在高温应用中非常重要。同样，对于具有高操作电流的驱动器，电阻502可能非常小，而不实际。因此，增加一个二极管902使得可以使用具有可实现值的电阻502。
其它装置也可以用作阻抗元件902，包括多个串联二极管、MOS装置等。图12示出了图9中的实施例的一个替换实施方式的示意图，它包括具有阻抗元件的电路1200，该阻抗元件是从节点G2耦合至反向器输出的一系列MOS装置1202。图13示出了图9的实施例的另一个实施方式，包括一个电路1200，其中阻抗元件1302包括一个MOS晶体管1304、一个电容器1306、和一个电阻1308。晶体管的漏极被耦合至节点G2，源极被耦合至反向器输出。电阻1308及电容器1306从VDD到VSS串联连接。因此，当Vdd线加电时，该电路将晶体管1304切换至关闭状态。晶体管1304的栅极被通过电容器1306耦合至VSS。此外，如果栅极G1被用于触发SCR505，则所述元件902被从栅极G1连接至晶体管106的漏极。
在本发明的另一个实施方式中，如图6中所示，在驱动器600的ESD箝位电路606中增加PMOS晶体管604，它连接PAD112至SCR505的G1。PMOS晶体管604的栅极被连接至输出驱动器106。SCR505的栅极G2可以被连接至输出驱动器106，设为浮动，或者被耦合至输出焊点112。这些连接中的每一个都可以被通过一个专用R2电阻502来形成以降低触发电流。偏置电阻602被从G1连接至Vss。此电阻可以被从外部加入，或者是SCR505的固有衬底或Pwell阻抗。在ESD事件过程中，PMOS晶体管604的栅极被拉低了，触发该晶体管进入MOS模式。然后PMOS晶体管604向SCR505的G1节点中注入电流，有效地驱动ESD箝位电路。此外，如果SCR505的栅极G2被耦合至输出驱动器，则因为电阻502上的电压也正向偏置在SCR的节点G2上的所述二极管，所述SCR也可被流过G2节点的电流所触发。因此触发条件变成INMOS_ESD·Rsense＞＞min(0.7V，VthPMOS)为了在正常操作中保持箝位电路关闭，条件为INMOS_normal_operation·Rsense＜＜min(0.3V，V′PMOS)，其中V’PMOS为PMOS晶体管502的源极-栅极电压，其中穿过PMOS晶体管的泄漏充分低。因为MOS的特性在ESD保护开发时是通常已知的，ESD工程师能够计算出Rsense602的适当值。通过在设计值包含PMOS晶体管604，SCR触发电流被分流到两个路径(PMOS晶体管604和驱动晶体管106)，因此降低了在SCR505被触发前所述驱动晶体管604所需导通的电流量。
在输出驱动器700的另一个实施方式中，图7中所示，晶体管702的PMOS栅极-源极上的压降产生了一个通过共享触发总线704流向电源箝位电路306的偏置信号。PMOS晶体管702只是加入到每个输入-输出焊点112中的一个很小的附加设备。附加触发总线704通过所有的I/O被共享，并且可以具有非常小的金属宽度，因为由于R值(～1K欧姆)非常高，电流被限制为低值。相对于VSS施加在I/O焊点112上的ESD电压首先流过驱动器NMOS晶体管106，当产生了足够的栅极-源极偏压时，该晶体管106从特定电流电平(如100mA)开始导通PMOS晶体管702。在正常操作中，没有足够的压降来激活PMOS晶体管702。当PMOS晶体管702导通时，它将把触发总线704的电势拉高到IO焊点电压。这产生了一个信号以在非常低的Vt1激活电源箝位电路306，从而使电流流过二极管302和电源箝位电路306。例如，电源箝位电路306被创建为一个公知的NMOS触发SCR，以产生高保持电流SCR来防止闭锁问题。
图8示出了输出驱动器800的一部分的实现的示意图，其中输出驱动器800具有ESD箝位电路402和电流感应电阻802，即一个电流检测器以保护PMOS晶体管104。ESD箝位电路402包括一个SCR800。SCR800包括一个PNP晶体管804、一个NPN晶体管806和电阻808。晶体管804的发射极被耦合至Vdd，晶体管804的基极被连接至驱动器晶体管104的源极和晶体管806的集电极。晶体管804的集电极被连接至晶体管806的基极并通过电阻808连接至Vss。如果输出驱动器电路使用深N-well技术或绝缘体技术上的硅，则电阻808可被连接至输出端112而不是Vss，或者设为浮动的。晶体管806的发射极被连接至输出端112。电阻802被耦合在Vdd和晶体管104的源极之间。电阻802上的压降与流过晶体管104的电流成正比。与第一实施例类似，当流过电阻802的电流变成大值时，则SCR800被激活，并且从输出焊点112到Vdd导通ESD电流。电阻802的值以如上所述的方式计算。图6和7的附加触发电路可与图8的PMOS保护电路一起使用。在某些应用中，触发电路可用于PMOS保护电路，或NMOS保护电路，或者两者，即ESD电路不需要是对称的。
图10示出了本发明的一个实施例，用于通过使用电流受控ESD电路1008、1010来保护与输入焊点1006相耦合的电路1012。为了保护电路1000不受正ESD事件影响，ESD电路1008包括耦合至电流感应电阻502的SCR505(双极晶体管504、506和电阻602)。为了保护电路1000不受负ESD事件影响，ESD电路1010包括一个类似于图8的SCR800的SCR结构。
电阻502从输入焊点耦合至要被保护的电路1012的输入(晶体管104和106)。在输入电路1012的一个实例中，所述诸个晶体管、NMOS晶体管106及PMOS晶体管104的栅极彼此耦合在一起。PMOS晶体管104的源极被耦合至电压Vdd，NMOS晶体管106的源极被耦合至电压Vss。每个晶体管104、106的漏极可被耦合在一起。
为了提供一条使触发电流流入输入焊点而不流过晶体管的栅极的路径，第一二极管1002被从栅极耦合至Vdd(阳极连至Vdd)，第二二极管1004被从栅极耦合至Vss(阴极连至Vss)。以此方式，正ESD事件的电流流过电阻502和二极管1002到达Vdd。当ESD电流足够大时，SCR505被触发而传导ESD电压至Vss。负ESD事件，电流流过电阻502和二极管1004到达Vss。当ESD电流足够大时，SCR800被触发而传导ESD电压至Vdd。因此，电流受控ESD电路被用于保护电路1012的输入不受正和负ESD电压影响。
图11示出了图10中的本发明的实施例的一个替换实施方式。在输入电路1100的该实现中，二极管1102被从输入焊点1006耦合至Vdd(阳极连至Vdd)，二极管1104被从输入焊点1006耦合至Vss(阴极连至Vss)。为了保护输入不受正ESD电压影响，SCR505被从输入焊点耦合至Vss以在被电流感应电阻502触发时导通。在正常操作中的电流路径穿过有源源极抽吸(ASP)电路，该电路从所述栅极连接点连至晶体管106的源极。电阻1108将源极106耦合至Vss。当过大的电流流过串联连接的电阻502、ASP1106和电阻1108时，该SCR被触发。类似的电路结构可用于保护电路1012不受负ESD电压影响。
尽管上述描述指示了本发明的实施例，可以在不背离它的基本范围的情况下设计本发明的其它和进一步的实施例，其范围由下面的权利要求确定。
权利要求
1.一种静电放电(ESD)装置，包括一个电流检测器，用于检测流过要被保护的电路的电流；一个耦合至所述电流检测器的箝位电路，当所述电流检测器检测到具有至少预定幅度的电流时，所述箝位电路激活以保护所述装置。
2.如权利要求1所述的ESD装置，其中电流检测器是一个电阻，该电阻的值限定了所述电流的预定幅度。
3.如权利要求1所述的ESD装置，其中所述电路是输出驱动器中的一个晶体管。
4.如权利要求1所述的ESD装置，其中所述电路包括输出焊点和参考电势之间的至少一个二极管，其中所述至少一个二极管传导流经所述电流检测器的至少一部分所述电流。
5.如权利要求1所述的ESD装置，其中所述箝位电路是硅控整流器(SCR)。
6.如权利要求1所述的ESD装置，其中一个耦合至所述电流检测器的触发器电路，其中所述电流检测器激活所述触发器电路，所述触发器电路激活所述箝位电路。
7.如权利要求6所述的ESD装置，其中所述触发器装置是MOS晶体管。
8.如权利要求1所述的ESD装置，其中所述ESD装置包括一个电源箝位电路被耦合在所述要被保护的电路两端，从第一参考电势到第二参考电势。
9.一种用于保护输出电路的ESD电路，包括第一电流检测器，通过第一晶体管连接在从输出焊点到第一电势的电流路径中；第一SCR，其栅极连接至所述电流检测器，阳极连接至所述输出焊点，并且阴极连接至所述第一电势；第二电流检测器，通过第二晶体管连接在从输出焊点到第二电势的电流路径中；第二SCR，其栅极连接至所述电流检测器，阴极连接至所述输出焊点，并且阳极连接至所述第二电势；
10.如权利要求9所述的ESD电路，其中第一和第二电流检测器是电阻。
全文摘要
用于提供ESD保护的方法和装置。ESD箝位电路被连接至要被保护的电路两端。该箝位电路被耦合至一个电流检测器，当来自ESD事件的电流超过预定限制时，该电流检测器激活该箝位电路。
文档编号H03K17/0814GK1998120SQ200580018542
公开日2007年7月11日 申请日期2005年6月8日 优先权日2004年6月8日
发明者本杰明·范坎普, 弗雷德里克·德兰特尔, 吉尔特·韦伯, 巴特·柯宾斯 申请人:沙诺夫公司, 沙诺夫欧洲公司