专利名称：低介电常数介电质层的蚀刻方法
技术领域：
本发明关于一种以一非晶碳植入层作为硬罩幕来蚀刻低介电常数介电质层的方法，特别是有关一种以一非晶碳植入层作为硬罩幕来蚀刻低介电常数介电质层以形成一沟槽(trench)或介层窗(via)的方法。
背景技术：
在半导体芯片的后段(back end of line；BEOL)制程中，在芯片中加上连接各组件与各层所需要的金属系统的制程，称为金属化制程。上述的金属化制程包含形成一介电质层覆盖一半导体基板、平坦化并图形化上述介电质层以形成沟槽及/或介层窗、以及填充上述沟槽及/或介层窗以形成导线及/或介层窗插塞。然后执行一化学机械研磨(chemicalmechanical polishing)制程将上述半导体基板的表面作平坦化处理。
发展一具有高电子组件与内联机积集度、小尺寸、且功能强大的半导体芯片是目前的当务之急。然而，随着IC组件的积集度增加会提高金属内联机之间的寄生电容，进而导致RC延迟时间延长、金属内联机之间的干扰(cross talk)频率增加。因此，一低介电常数材料通常用以形成一层间介电质层(inter-layer dielectric layer；ILD layer)，以减少上述的寄生电容，提高金属内联机之间的传导速度。
同时，在100nm(0.1μm)以下的制程设计准则(design rule)中，尤其需要积集度更高的内联机；意味着在ILD层中所形成的沟槽或介层窗的开口(opening)就越小，也增加了上述沟槽或介层窗的开口的深宽比。
在微影制程中，其解析能力是最关键的因素。在100nm(0.1μm)以下的微影制程所使用的光源是波长为不大于248nm的深紫外线雷射，而使用一介电质抗反射层(dielectric anti-reflection coating；DARC)与一厚度较薄的阻剂层之组合可以有效地增加微影制程中的小尺寸控制能力，并能够提供所需要的分辨率。然而，传统的以旋转涂布(spin-on)法或化学气相沉积(chemical vapor deposition；CVD)法所形成的低介电常数材料，例如芳香族碳氢化合物(SiLK)与黑钻石(black diamond)，与深紫外线微影制程中所使用的阻剂材料的蚀刻选择比(etchselectivity)都太小，而不足以单独使用厚度较薄的阻剂层而在低介电常数介电质层上蚀刻出沟槽或介层窗的开口。
美国专利第6,319,822号揭示一以金属有机化学气相沉积(metalorganic chemical vapor deposition；MOCVD)法所形成的TiNxCy层，是作为在一前金属介电质层(pre-metal dielectric layer；PMD layer)蚀刻一沟槽或介层窗开口所使用之硬罩幕(hardmask)。然而，MOCVD并非应用在上述低介电常数介电质层上惯用的沉积方法，因此在制程中导入MOCVD会增加制造成本与制程的复杂度。
发明内容
有鉴于此，本发明的主要目的是提供一种低介电常数介电质层的蚀刻方法，用以在半导体后段制程中，以0.13μm或更小的制程在一低介电常数介电质层蚀刻一沟槽或介层窗。
本发明的另一目的是提供一种低介电常数介电质层的蚀刻方法，其所使用的硬罩幕的形成方法与装置，是与上述低介电常数介电质层的形成方法与装置相同，以简化制程并降低制造成本。
为达成本发明之前述目的，本发明提供一种低介电常数介电质层的蚀刻方法，包括下列步骤提供一基板，上述基板具有一低介电常数介电质层；于上述低介电常数介电质层上形成一非晶碳植入层；于上述非晶碳植入层上形成一阻剂层；图形化上述阻剂层来定义一第一开口(opening)，以形成一阻剂罩幕；蚀刻上述非晶碳植入层中未被上述阻剂罩幕覆盖的部份而在上述非晶碳植入层定义一第二开口，以形成一硬罩幕；剥除上述阻剂罩幕；以及蚀刻上述低介电常数介电质层未被上述硬罩幕覆盖的部份，以形成一作为沟槽或介层窗的第三开口。
图1-7为一系列的剖面图，是显示本发明优选实施例中以0.13μm或更小的制程蚀刻一低介电常数介电质层的步骤。
符号说明100-基板 110-低介电常数介电质层112-低介电常数介电质层114-介电质层开口120-非晶碳植入层 122-硬罩幕124-硬罩幕开口130-阻剂层132-阻剂罩幕 134-阻剂层开口136-抗反射层具体实施方式
为了使本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合所附图示，作详细说明如下请参考图1-7，为一系列的剖面图，是显示本发明优选实施例中以0.13μm或更小的制程蚀刻一低介电常数介电质层的步骤。本发明之低介电常数介电质层的蚀刻方法是包含形成一非晶碳植入层(amorphouscarbon doped layer)作为硬罩幕来形成一沟槽或介层窗的开口。
在图1中提供一具有组件区(未绘示于图面)的基板100。一低介电常数介电质层110例如黑钻石或其它有机或无机质的低介电常数介电质层是沉积于基板100之上；且对一镶嵌(damascene)制程而言，低介电常数介电质层110的厚度优选为3000-6000。
请参考图2，以电浆增益化学气相沉积(plasma enhanced chemicalvapor deposition；PECVD)法、并使用与沉积低介电常数介电质层110时的相同设备，将一非晶碳植入层120形成于低介电常数介电质层110之上。在上述PECVD法中，是以一C3H6气体作为前驱物(precursor)，以一频率为380KHZ-13.56MHZ的射频电场将上述C3H6气体离子化后，在300℃-450℃的温度下，使已离子化的碳粒子轰击低介电常数介电质层110，以在低介电常数介电质层110上形成非晶碳植入层120。请注意非晶碳植入层120亦可在以下的图形化步骤中作为一抗反射层。
请参考图3，阻剂层130，亦即，光阻层(photoresist layer)，其为应用于半导体制程的微影步骤(photolithography)的感光材料，是以例如旋转涂布法等方法形成于非晶碳植入层120上。视需要可在阻剂层130的顶层或底层形成一抗反射层136，其中抗反射层136可以是例如为利用涂旋法(spin coating)形成的聚亚醯胺(polyimide)或是聚砜类(polysulfone)等有机物质、或氮化硅(silicon nitride)、氮氧硅化合物(silicon oxynitride)、非晶硅(amorphous silicon)、氮化钛(titanium nitride)、或是碳化氮(nitride carbide)等无机材料；抗反射层136可与非晶碳植入层120一起在以下的图形化的过程中减少光的反射。而在本发明之优选实施例中，抗反射层136是位于阻剂层130的底层。
请参考图4，图形化阻剂层130，形成阻剂层开口134并形成阻剂罩幕132。其中阻剂罩幕132是在蚀刻抗反射层136与非晶碳植入层120时作为罩幕之用。
请参考图5，以一含氧电浆蚀刻阻剂层开口134下方的抗反射层136与非晶碳植入层120，形成硬罩幕开口124；而未被蚀刻的非晶碳植入层120则成为硬罩幕122，并在蚀刻硬罩幕开口124下方未被硬罩幕122遮蔽的低介电常数介电质层110时，作为硬罩幕之用。
请参考图6，将阻剂罩幕132剥除，以曝露出硬罩幕122。
请参考图7，以反应离子蚀刻(reactive ion etching；RIE)，使用氧气(O2)、氮气(N2)、或含氟气体蚀刻低介电常数介电质层110中在硬罩幕开口124下方、未被硬罩幕122覆盖的部份，在低介电常数介电质层110中形成用于内联线之沟槽或介层窗的介电质层开口114。
与习知技术比较，本发明的优点之一是可以降低在低介电常数介电质层中所形成的开口的宽度，其中上述在低介电常数介电质层中所形成的开口是用于形成内联机中的沟槽或介层窗。本发明可以将上述在低介电常数介电质层中所形成的开口的宽度降低至0.13μm以下，是达成上述本发明之主要目的。
本发明的另一优点是提供一种低介电常数介电质层的蚀刻方法，包含形成一硬罩幕；其中形成上述硬罩幕所使用的设备与PECVD的制程，是与沉积上述低介电常数介电质层时所使用的设备与制程相同，可以简化制程并降低制造成本，从而达成上述本发明的另一目的。
虽然本发明已以优选实施例揭示如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定范围为准。
权利要求
1.一种低介电常数介电质层的蚀刻方法，包括下列步骤提供一基板，该基板具有一低介电常数介电质层；于该低介电常数介电质层上形成一非晶碳植入层；于该非晶碳植入层上形成一阻剂层；图形化该阻剂层来定义一用以形成一阻剂罩幕的第一开口；蚀刻该非晶碳植入层中未被该阻剂罩幕覆盖的部份而在该非晶碳植入层定义一用以形成一硬罩幕的第二开口；剥除该阻剂罩幕；以及蚀刻该低介电常数介电质层未被该硬罩幕覆盖的部份而形成一第三开口。
2.如权利要求1所述的低介电常数介电质层的蚀刻方法，其中该低介电常数介电质层的厚度为3000-6000。
3.如权利要求1所述的低介电常数介电质层的蚀刻方法，其中该非晶碳植入层的厚度为300-1000。
4.如权利要求1所述的低介电常数介电质层的蚀刻方法，进一步包含在形成该非晶碳植入层之后，形成一抗反射层。
5.如权利要求1所述的低介电常数介电质层的蚀刻方法，其中该低介电常数介电质层包含一黑钻石层。
6.如权利要求1所述的低介电常数介电质层的蚀刻方法，其中该阻剂罩幕是以一波长为不大于248nm的光源来图形化该阻剂层而形成。
全文摘要
本发明揭示一种低介电常数介电质层的蚀刻方法，包括下列步骤提供一基板，上述基板具有一低介电常数介电质层；于上述低介电常数介电质层上形成一非晶碳(amorphous carbon)植入层；于上述非晶碳植入层上形成一阻剂层；图形化上述阻剂层来定义一第一开口(opening)，以形成一阻剂罩幕；蚀刻上述非晶碳植入层中未被上述阻剂罩幕覆盖的部分而在上述非晶碳植入层定义一第二开口，以形成一硬罩幕；剥除上述阻剂罩幕；以及蚀刻上述低介电常数介电质层未被上述硬罩幕覆盖的部分，以形成一作为沟槽(trench)或介层窗(via)的第三开口。本发明的蚀刻方法用以在半导体后段制程中，以0.13μm或更小的制程在一低介电常数介电质层蚀刻一沟槽或介层窗。
文档编号H01L21/02GK1523646SQ0310462
公开日2004年8月25日 申请日期2003年2月18日 优先权日2003年2月18日
发明者聂俊峰, 王清帆, 郑丰绪, 陈振隆 申请人:矽统科技股份有限公司