专利名称：电子组件并联封装结构的制作方法
技术领域：
本实用新型关于一种电子组件并联封装结构，主要是将复数个电子组件本体以导电片并联在一起，使其成为集成型电子组件。
背景技术：
请参考图1A及图1B，公知电子组件结构主要包括电子组件本体10及接脚11，其中该接脚11焊接于该电子组件本体10上，结构最外层以一绝缘层12封装。应用组装时，将该电子组件的接脚11焊接于印刷电路板上。
随着电子信息产品朝轻薄短小、多功能、高性能及高速化的方向发展，电子组件有集成化及简化的趋势，也就是将复数个电子组件结合成一个集成型电子组件，因此，传统上电子组件单一零散地焊接在印刷电路板上的情形可由集成型电子组件所取代，如此一来，电子信息产品即可朝小型化、多功能、高性能及高速化的目标迈进。为迎合这一趋势，电子组件结构有加以改进的必要。
发明内容
本实用新型的目的在于解决传统电子组件无法使电子产品达到小型化的缺失。
本实用新型的另一目的在于提升电子组件耐压、耐流、电容值；并降低产品的抑制电压及阻值等特性。
为达到上述目的，本实用新型提供一种电子组件并联封装结构，主要是将复数个电子组件以导电片并联在一起，使其成为集成型电子组件，以增加电子组件有效面积来提升电子组件耐压、耐流、电容值；并可降低产品的抑制电压及阻值等特性。
本实用新型的目的及结构经配合以下的附图作进一步详细说明后将更为明了。
图1A为公知电子组件封装结构的正视图；图1B为公知电子组件封装结构的侧视图；图2为本实用新型电子组件并联结构的第一实施例的立体图(未封装)；图3为本实用新型电子组件并联封装结构的第一实施例的侧视图；图4为本实用新型电子组件并联封装结构的第二实施例的侧视图；图5为本实用新型电子组件并联封装结构的第一实施例的正视图。
图中电子组件本体10接脚11绝缘层 12电子组件本体20接脚21导电片 22绝缘层 2具体实施方式
请参考图2、图3及图5，其显示本实用新型的第一实施例电子组件并联封装结构，包括有三个电子组件本体20、二支接脚21、二片导电片22及一绝缘层23，其中电子组件本体20可为相同或不同类型的电子组件本体，且可为半导性或非半导性电子组件；半导性电子组件如二极管及压敏、热敏、光敏电阻等，非半导性电子组件如电容、电阻及电感等；该二片导电片22将该电子组件本体20并联在一起，使其成为集成型电子组件，以增加电子组件有效面积来提升电子组件耐压、耐流、电容值；并可降低产品的抑制电压及阻值等特性；该二支接脚21分别焊接于该集成电子组件两外端面上，并由电子组件最外侧面接引出来；结构最外层再以该绝缘层23封装。
图4显示本实用新型的第二实施例电子组件并联封装结构，包括有三个电子组件本体20、二支接脚21、二片导电片22及一绝缘层23，其构件及结构与第一实施例相同，不同的是该二支接脚21分别焊接于该电子组件三个本体20的两个相互接合面中，并由电子组件两内侧面接引出来。
以上所述的，仅为用以解释本实用新型的较佳实施例而已，并非企图据以对本实用新型作任何形式上的限制，所以，凡有在相同的创作精神下所作有关本实用新型的任何修饰或变更，皆为本实用新型申请专利范围所涵盖。
权利要求1.一种电子组件并联封装结构，其包括复数个电子组件本体、二支接脚、至少二片的导电片及一绝缘层，其特征在于该等导电片将该等电子组件本体并联在一起，使其成为集成型电子组件；该等接脚分别焊接于该等并联的电子组件本体两外侧端面上；结构最外层再以该绝缘层封装。
2.一种电子组件并联封装结构，其包括复数个电子组件本体、二支接脚、至少二片的导电片及一绝缘层，其特征在于中该等导电片将该等电子组件本体并联在一起，使其成为集成型电子组件；该等接脚分别焊接于该等集成电子组件内部的两个接合面上；结构最外层再以该绝缘层封装。
3.如权利要求1或2项所述的电子组件并联封装结构，其特征在于该电子组件本体为半导性电子组件。
4.如权利要求1或2所述的电子组件并联封装结构，其特征在于该电子组件本体为非半导性电子组件。
专利摘要本实用新型关于一种电子组件并联封装结构，主要是将复数个电子组件以导电片并联在一起，使其成为集成型电子组件，以增加电子组件有效面积来提升电子组件耐压、耐流、电容值；并可降低产品的抑制电压及阻值等特性。
文档编号H01L25/00GK2636426SQ0327055
公开日2004年8月25日 申请日期2003年8月15日 优先权日2003年8月15日
发明者曾清隆 申请人:联顺精密工业股份有限公司