专利名称：具有熔丝的半导体器件的制作方法
技术领域：
本发明涉及半导体器件，更具体地，本发明涉及具有熔丝电路和伪结构(dummy structure)的半导体器件，该伪结构不起电子电路的作用。该伪结构可以是伪有源区、伪栅电极以及类似结构。
背景技术：
近来，半导体集成电路器件的集成度很高，所以人们已经采用利于平坦化的浅沟槽隔离法(STI)代替硅局部氧化法(LOCOS)作为隔离技术。因为栅极长度变得比过去更短，所以需要很高的图案化精确度来形成栅电极。
例如，在硅衬底上形成缓冲氧化硅膜和氮化硅膜，并且形成穿透缓冲氧化硅膜和氮化硅膜的开口，该开口具有对应于界定有源区的隔离区的形状。通过使用氮化硅膜作为掩模，硅衬底被蚀刻以形成元件分隔或隔离槽。
沉积如氧化硅膜的绝缘层，以将该绝缘层掩埋或嵌入隔离槽。通过化学机械抛光(CMP)去除沉积在氮化硅膜上的不需要的绝缘膜。通过上述处理，可以得到具有STI型隔离区和平坦表面的硅衬底。
去除用作掩模的氮化硅膜，并且进行必要的离子注入以形成期望的阱。然后，在有源区的表面上形成栅极氧化膜和多晶硅膜。使用光刻胶图案通过各向异性蚀刻对栅极氧化膜和多晶硅膜图案化，以形成栅电极(和字线)。通过高精确度的图案化能够形成具有短的栅极长度的栅电极。
在离子被注入到栅电极两侧的区中以形成扩展区之后，沉积如氧化硅膜的绝缘膜，并进行各向异性蚀刻以由该绝缘膜形成侧壁间隔物。通过使用栅电极和侧壁间隔物作为掩模，进行离子注入以形成深且高杂质浓度的源/漏区。进行退火以激活注入的杂质离子。
如果要减小栅电极和源/漏区的电阻，就在硅衬底上沉积如Co或Ni等能够被硅化的金属，并通过硅化处理在硅表面上形成硅化物层。
然后，沉积层间或级间绝缘膜将栅电极掩埋或嵌入。通过CMP对由栅电极等造成的不平坦表面进行平坦化。通过各向异性蚀刻形成用于得到引线的接触孔。同时可以形成局部互连凹槽。沉积如Ti、TiN和W的叠层的金属层，以用该金属层填充或掩埋接触孔。通过CMP或类似方法去除沉积在层间绝缘膜表面上的不需要的金属层。在这种方式下，可以形成将半导体器件的电极向上引出的接触插头。然后将形成必需的上级布线和层间绝缘膜。
如果在STI工艺中隔离区的面积分布具有较大的变化，那么埋在具有较大宽度的槽中的氧化硅膜的中间区域就比其他区域抛光得快，造成凹陷。在夹在具有较大宽度的槽隔离区之间的具有较小宽度的有源区中，或者在具有较小宽度的有源区很密集的区域中，CMP不会停止在氮化硅膜处，并且有源区可能被过度抛光，导致侵蚀。
如果因为这种现象而失去了衬底表面的平坦度，那么后面的光刻处理会受到不好的影响。高精确度的光刻要求下覆层的表面平坦。如果表面不平坦，那么光刻法的图像转移精确度就下降。为了保证表面平坦，希望形成这样的隔离区，其在用于形成半导体元件的有源区之外还设置伪有源区。
硅衬底表面上的栅电极具有高集成度。形成这种栅电极要求最高的图案化精确度。如果由导电层蚀刻出的栅电极的分布有变化，那么蚀刻速率随着这个变化而变化。希望形成伪栅电极以使栅电极的分布均匀。
这种伪结构图案通常根据与一些规则相容的数据处理被自动设计以减少设计工作量。如果伪结构以这种方式形成，可能会发生一些问题。
在制造高集成的半导体器件中，保持高产量变得更加困难了。为了提高产量，一般准备冗余电路来用这些冗余电路替换损坏的电路，以恢复半导体器件的功能。熔丝电路被用于冗余电路的替换。
为了不会错误地弄断熔丝元件，有必要通过考虑激光束的光斑直径来恰当地设计熔丝元件。熔丝元件根据激光束的光斑直径需要相对较大的面积。
随着冗余电路的规模变大并且熔丝元件的数量相应地增加，熔丝电路在半导体衬底上占据的面积变大。需要将用于平坦化的伪结构图案DP与普通电路相似地也插入在护圈GR内。
如上所述，伪有源区和伪栅电极的图案通常是自动设计的。熔丝电路中的伪结构图案也是这样的。因为伪结构图案设置在熔丝电路中，所以熔丝断裂处理的余量可能被降低，或者衬底可能被毁坏。
有一个提议，即在熔丝电路下方形成钨的阻挡层。通过激光磨蚀来使每一个熔丝断裂。阻挡层以很好的可控性阻挡激光磨蚀。(参照JP-A-HEI-11-345880)发明内容本发明的目的是提供一种半导体器件，其在熔丝电路中也具有伪结构，而且能够保持表面平坦以及线宽的可控性，同时能够防止断裂余量的下降并避免了衬底毁坏。
根据本发明的一个方面，提供了一种半导体器件，该器件包括具有主表面的半导体衬底；在所述主表面上方形成的熔丝电路，所述熔丝电路具有熔丝元件，每个所述的熔丝元件具有预定断裂点；第一槽隔离区，其在所述半导体衬底的表面层中在所述熔丝电路下方形成；以及多个伪有源区，其穿透所述第一槽隔离区在除了围绕所述预定断裂点的预定区域之外的区域形成。
根据本发明的另一方面，提供了一种半导体器件，包括具有主表面的半导体衬底；在所述主表面上方形成的熔丝电路，所述熔丝电路具有熔丝元件，每个所述熔丝元件具有预定断裂点；第一槽隔离区，其在所述半导体衬底的表面层中在所述熔丝电路下方形成；多个伪有源区，其穿透所述第一槽隔离区形成；以及绝缘膜，其覆盖所述伪有源区的半导体表面。
如上所述，即使设置了所述的伪结构，也能够减轻所述伪结构对熔丝电路的断裂特性的不利影响，并且还可以减少对衬底毁坏的影响。
图1是根据本发明第一实施例的半导体器件的局部平面图；图2是第一实施例的半导体器件的局部截面图；图3是根据第一实施例的修改的半导体器件的局部平面图；图4是根据第一实施例的修改的半导体器件的局部截面图；图5是根据本发明第二实施例的半导体器件的局部平面图；图6是第二实施例的半导体器件的局部截面图；图7是根据本发明第三实施例的半导体器件的局部平面图；图8是第三实施例的半导体器件的局部截面图；图9A到9I是说明了根据现有技术的伪结构图案形成过程的截面图；图10是示出了根据现有技术的熔丝元件的布局的平面图。
具体实施例方式
首先，将描述本发明人在研制过程中发现的新的事实。首先要描述的是伪结构区形成过程的例子。
如图9A所示，在硅衬底1的表面上，通过在900℃下用盐酸进行氧化生长出厚度约10nm的氧化硅膜2。在这个氧化硅膜2上，通过化学气相沉积(CVD)生长出厚度约110nm的氮化硅膜3。
在氮化硅膜3上形成光刻胶图案，并且通过各向异性蚀刻来蚀刻氮化硅膜3和氧化硅膜2。然后去除光刻胶图案。通过使用氮化硅膜3作为掩模，硅衬底1被各向异性蚀刻。例如，蚀刻掉约300nm厚的硅衬底表面层以形成深度约300nm的槽。
如图9B所示，在形成有槽的硅衬底上，通过CVD生长出厚度约500nm的氧化硅膜4。通过化学机械抛光(CMP)去除沉积在氮化硅膜3上的不需要的氧化硅膜4。氮化硅膜3起CMP停止膜的作用。从而形成了槽隔离区。通过形成伪有源区，可以使得隔离或元件分隔区的区域的密度均匀，这样可以抑制表面凹陷和侵蚀。
如图9C所示，用热磷酸溶液去除氮化硅膜3。可以用氢氟酸溶液去除氧化硅膜2。在这种情况下，通过900℃下盐酸的氧化作用生长出厚度约10nm的新的氧化硅膜2’。在硅衬底1的表面形成将n沟道区和p沟道区分开的抗蚀剂掩模，并进行各个n沟道区和p沟道区的离子注入以形成阱。
例如，以约1×1013cm-2的剂量注入杂质离子。在形成n阱6和p阱5之后，去除用于离子注入的氧化硅膜2’。
如图9D所示，通过热氧化在外露的硅表面上生长出厚度约1nm的栅极氧化膜7。在这个栅极氧化膜7上，通过CVD形成厚度约110nm的多晶硅层8。在该多晶硅层8上，形成用于栅电极的光刻胶图案PRG。该图案还包括用于伪栅电极的图案。通过使用该光刻胶图案PRG作为掩模，蚀刻多晶硅层8。从而在有源区上方形成栅电极。同时在伪有源区上方形成伪栅电极。
如果孤立的栅电极和密集的栅电极混在一起，那么孤立的栅电极可能被过度蚀刻。通过设置伪栅电极，可以使得栅电极的蚀刻均匀。接下来，以例如约为1×1014cm-2的剂量进行各个p沟道区和n沟道区的离子注入，以形成浅扩展区E。如果在离子注入中使用了掩模，伪结构区可被掩盖而不形成扩展。
如图9E所示，在衬底表面上，通过CVD形成厚度约100nm的氧化硅层9。对该氧化硅膜9进行各向异性蚀刻以去除在平坦表面上的氧化硅膜9。在栅电极8的侧壁上的氧化硅膜9被留下来以形成侧壁间隔物。
如图9F所示，以例如剂量约1×1015cm-2的高杂质浓度进行各个p沟道区和n沟道区的离子注入，以形成具有高杂质浓度的深源/漏区域S/D。在离子注入后，在约1050℃下进行快速热退火(RTA)以激活注入的离子。
接下来，在衬底1的表面上，通过溅射形成具有厚度为例如5nm的钴膜10。在850℃下进行退火以在栅电极的表面和源/漏区S/D的外露表面上形成硅化钴层。
如图9G所示，在形成硅化钴层10x之后，去除未反应的金属层，并通过CVD沉积厚度约40nm的氮化硅膜11。在氮化硅膜11上，形成厚度约650nm的氧化硅膜12。通过CMP对氧化硅膜12的表面进行平坦化。在被平坦化的表面上形成光刻胶图案PRL，并通过各向异性蚀刻形成接触孔。在蚀刻后，去除光刻胶图案PRL。
如图9H所示，在形成有接触孔的衬底的表面上，通过CVD形成厚度均约为10nm的钛膜和氮化钛膜。通过CVD在氮化钛膜上形成厚度约200nm的钨膜。因此每一个接触孔都填入或掩埋了由层叠的金属层13制成的接触插头。通过CMP去除沉积在氧化硅膜12上的不必要的金属层。在形成接触插头的同时，还可以形成局部互连。以这种方式，在图9H的右侧形成MOS晶体管，在左侧形成伪结构。
图9I是示出了以上述方式形成的伪结构区的结构的截面示意图。通过部分地去除隔离或元件分隔区4，形成伪有源区18。伪有源区18中未形成扩展。在该伪有源区的上方形成伪栅电极19。
在上述例子中，层叠的伪结构由伪有源区和伪栅电极的叠层构成。通过在同一区域上形成伪有源区和伪栅电极，可以容易地使得寄生电容均匀并防止阱间的电短路。层叠的伪结构不仅限于上述的情况。可以形成伪有源区和伪栅电极中的任何一个。
图10示出了熔丝电路的平面布局的例子。在护圈GR所围绕的熔丝区域中，形成多个熔丝F。在低于熔丝F的级上，设置伪结构图案DP。伪结构图案是伪有源区、伪栅电极或者是如图9I所示的两者的层叠。在伪结构图案下，形成n型阱NW。通过在熔丝F的预定位置BP使用激光束来断开或切断熔丝F。熔丝F由例如铝或钨制成。
在多级的布线结构中，现在通常使用铜作为较低级布线的材料。如果使用铝或钨作为最上级布线的材料，那么熔丝F在形成最上级布线的同时被形成。如果伪结构图案DP是通过自动设计设置的，而熔丝F是相对于伪结构图案DP独立设计的，那么在各个熔丝F下方的伪结构图案DP的布局就不同了。图10中上部的熔丝F和下部的熔丝F在熔丝F之下靠近断裂点BP处具有不同的伪结构图案布局。
由于断裂点下方的伪结构图案DP的布局不同，断裂点下方的状态就不同了。这种不同影响了利用激光束的熔丝断裂处理，导致具有小余量的不稳定处理。
例如，根据断裂点的正下方是否有伪结构，激光束在半导体衬底表面上的反射率会发生改变，从而使得最佳断裂条件发生改变。如果多晶硅伪栅电极或者被硅化的伪有源区正好设置在断裂点下方，那么不仅激光束的反射率受到影响，而且伪结构图案DP会吸图1是示出了根据本发明第一实施例的半导体器件的结构的平面图。收激光束，这可能导致对半导体衬底的某种毁坏。
下面将给出关于本发明实施例的描述。
例如，半导体器件具有十一个多级布线层。主电路区域MC设置在上部区域中，如图1所示。在这个主电路区域MC中形成MOS晶体管、伪有源区18和伪栅电极19，例如图9A到9H中描述的那些。环形的护圈GR围绕熔丝电路区域，护圈由与多级布线层一样的金属层构成。
伪有源区18也设置在熔丝电路区域中。熔丝元件F由最上面的第十一布线层M11L构成，并且该元件设置为横穿伪有源区18上方的熔丝电路区域。
对每一个熔丝元件F设计或设置断裂点BP。在中心在断裂点BP、半径为X+2α的区中不形成伪有源区18。X代表激光束的光斑半径，α代表光斑与熔丝断裂点BP之间的位置偏差。
如果激光束的中心被设置在断裂点，那么激光束照射在该中心周围半径为X/2的区中。如果激光束的中心偏移了α，那么激光束可以照射在断裂点BP周围半径为X/2+α(直径为X+2α)的区中。在激光束可以照射到的区中不设置伪有源区18。例如，在断裂点BP周围半径2μm的区中不设置伪有源区18。
图2是沿图1中示出的线II-II所取的、示出了熔丝电路的截面图。
在硅衬底1的表面层上形成浅沟槽隔离(STI)的隔离或元件分隔区4。还在熔丝电路区域中通过部分去除隔离区4形成了伪有源区域18。在伪有源区18的表面形成硅化物层10x。形成覆盖硅化物层10x的氮化硅层11。
在氮化硅层11的表面上，形成氧化硅或类似物质的层间绝缘膜12。穿过层间绝缘膜12和氮化硅层11形成接触插头13(图9H)。通过与形成接触插头13相同的工艺形成环形的护圈17。
在层间绝缘膜12的表面上形成厚度约50nm、覆盖接触插头13和护圈17的、由SiN、SiC或类似物质构成的防铜扩散和蚀刻停止层20。在防扩散和蚀刻停止层20上，形成厚度例如约为500nm的绝缘层21。绝缘层21由氧化硅、SiLK(注册商标)或类似物质构成。在绝缘层21的表面上，沉积由SiN、SiC或类似物质构成的厚度例如约为50nm的硬掩模层25。使用光刻工艺通过各向异性蚀刻形成通路孔和布线槽。去除光刻胶图案，然后通过溅射形成TaN或类似物质的阻挡金属层以及铜籽晶金属层。通过电镀在通路孔和布线槽中填充或掩埋铜或类似物质的金属材料层。
通过CMP去除硬掩模层22表面上的不需要的金属层。通过这种方式，形成第一布线层M1L。在形成第一布线层M1L后，在衬底表面上形成厚度约50nm的、由SiN或SiC或类似物质构成的防铜扩散和蚀刻停止层23。形成具有与第一布线层M1L的结构相似的第二到第四布线层M2L到M4L。
在第四布线层M4L的表面上，层叠厚度约70nm的由SiN或类似物质构成的防铜扩散层24，厚度约330nm的由氧化硅、SiOC或类似物质构成的绝缘层25，厚度约30nm的由SiN、SiC或类似物质构成的蚀刻停止层26，以及厚度约350nm的由氧化硅、SiOC或类似物质构成的绝缘层27。穿透这个绝缘层结构形成布线槽和通路孔。通过溅射形成由TaN或类似物质构成的阻挡金属层以及由铜或类似物质构成的籽晶金属层。通过电镀在通路孔和布线槽中填充或掩埋由铜或类似物质构成的金属材料层。通过CMP去除绝缘层结构表面上的不需要的金属层。通过这种方式，形成第五布线层M5L。形成具有与第五布线层M5L的相似结构的第六到第八布线层M6L到M8L。
在第八布线层M8L的表面上层叠以下各层厚度约70nm的由SiN、SiC或类似物质构成的防铜扩散层29，厚度约530nm的由氧化硅、SiOC或类似物质构成的绝缘层30，厚度约20nm的由SiN、SiC或类似物质构成的蚀刻停止层31，以及厚度约850nm的由氧化硅、SiOC或类似物质构成的绝缘层32。
穿透这个绝缘层结构形成布线槽和通路孔。通过溅射形成由TaN或类似物质构成的阻挡金属层以及铜籽晶金属层。通过电镀在通路孔和布线槽中填充或掩埋金属材料层。通过CMP去除在绝缘层结构表面上的不需要的金属层。通过这种方式，形成第九布线层M9L。形成结构与第九布线层M9L的结构相似的第十布线层M10L。
在第十布线层M10L上层叠以下各层厚度约70nm的由SiN、SiC或类似物质构成的防铜扩散层35，厚度约600nm的由氧化硅或类似物质构成的绝缘层36。穿透这个绝缘层结构掩埋导体38。根据需要，在由SiN、SiC或类似物质构成的绝缘层39上沉积厚度1170nm的由铝或类似物质构成的电极层41。使用光刻胶图案通过各向异性蚀刻形成包含熔丝的第十一布线层M11L。氧化硅层37、SiN层40以及类似物质被层叠，覆盖该第十一布线层M11L。去除氧化硅层37和SiN层40的所选区域，以形成露出焊盘电极和熔丝断裂区的开口。
在这个实施例中，在熔丝电路区域中形成伪有源区18，并且在每一个伪有源区的表面上都形成硅化物层10x。在所选区域中，例如在熔丝断裂点BP周围半径为X/2+α的区域中，不设置伪有源区18。因此，伪有源区将不会改变激光照射的最佳条件，也不会毁坏衬底。
图3和4示出了第一实施例的修改。图3是平面图，图4是沿着图3示出的线IV-IV所取的截面图。在第一实施例中，在以每个熔丝F的熔丝断裂点BP为中心、直径为X+2α的区域中不设置伪有源区18，并且在伪有源区18的表面上形成硅化物层10x。
在这个修改中，用绝缘层9覆盖每个伪有源区18的表面。伪有源区18的表面不会被硅化，因为其上覆盖有绝缘层9。在熔丝断裂过程中伪结构布局的影响更小了。其他点与第一实施例相似。
图5和6示出了根据本发明第二实施例的半导体器件的结构。图5是平面图，图6是沿着图5示出的线V-V所取的截面图。
在这个实施例中，伪结构图案由伪有源区18和伪栅电极19的叠层构成。在以每个熔丝F的熔丝断裂点BP为中心、直径为X+2α的区域中不设置层叠的伪结构18、19。因为使用了栅电极，所以可以保证主电路区域中的栅电极图案的精确度，并且因为在熔丝电路区域中围绕断裂点的预定区域中不设置伪结构图案，所以可以保证熔丝断裂余量。还避免了对衬底的毁坏。其他点与第一实施例相似。
图7和8示出了根据本发明第三实施例的半导体器件。图7是平面图，图8是沿图7中示出的线VIII-VIII所取的截面图。
在这个实施例中，在整个熔丝电路区域中形成伪有源区。在断裂点BP下方也设置伪有源区。在熔丝电路区域中，形成覆盖伪有源区18的表面的连续绝缘膜42。绝缘膜42防止伪有源区18的表面被硅化。
伪有源区18具有外露的硅衬底表面。这个硅衬底表面由氧化硅或类似物质所构成的绝缘膜42所覆盖。这个结构类似于利用STI方法形成的硅衬底。虽然存在台阶结构，但是认为对激光束反射率的影响更小了。虽然在断裂点BP的正下方存在伪有源区18，但是激光束吸收也很有限，因为没有多晶硅层和硅化物层。因此有可能保证操作余量并减少对衬底的毁坏。
已经结合优选实施例对本发明进行了描述。但是本发明不限于上述实施例。对于本领域的技术人员，很明显可以对本发明作出其他多种修改、改进、组合以及其他变化。
权利要求
1.一种半导体器件，包括具有主表面的半导体衬底；在所述主表面上方形成的熔丝电路，所述熔丝电路具有熔丝元件，所述的每个熔丝元件具有预定断裂点；第一槽隔离区，其在所述半导体衬底的表面层中在所述熔丝电路下方形成；以及多个伪有源区，其穿透所述第一槽隔离区形成在除了围绕所述预定断裂点的预定区域之外的区域中。
2.根据权利要求1所述的半导体器件，还包括覆盖至少一个所述伪有源区的硅化物层。
3.根据权利要求1所述的半导体器件，还包括多个绝缘膜，每个绝缘膜都覆盖一个相关的所述伪有源区的半导体表面。
4.根据权利要求1所述的半导体器件，还包括覆盖所述伪有源区的半导体表面的连续绝缘膜。
5.根据权利要求1所述的半导体器件，还包括第二槽隔离区，其形成在所述半导体衬底的表面层中与所述熔丝电路不同的区域中；有源区，其穿透所述第二槽隔离区而形成；以及包含MOS晶体管的主电路，所述MOS晶体管包括横穿于所述有源区的表面上而形成的被绝缘的栅电极，在所述被绝缘的栅电极两侧的所述有源区中形成的源/漏区，以及在所述源/漏区的表面上形成的硅化物层。
6.根据权利要求1所述的半导体器件，还包括在至少一个所述伪有源区上形成的伪栅电极。
7.根据权利要求1所述的半导体器件，其中所述预定区域是具有预定半径的区域。
8.根据权利要求1所述的半导体器件，还包括具有通路导体和布线图案的多个布线层，其中所述熔丝电路由护圈围绕，所述护圈由与所述通路导体和所述布线图案的层相同的层构成。
9.一种半导体器件，包括具有主表面的半导体衬底；在所述主表面上方形成的熔丝电路，所述熔丝电路具有熔丝元件，每个所述熔丝元件具有预定断裂点；第一槽隔离区，其在所述半导体衬底的表面层中在所述熔丝电路下方形成；多个伪有源区，其穿透所述第一槽隔离区而形成；以及绝缘膜，其覆盖所述伪有源区的半导体表面。
10.根据权利要求9所述的半导体器件，还包括第二槽隔离区，其在所述半导体衬底的所述表面层中在不同于所述熔丝电路的区域中形成；有源区，其穿透所述第二槽隔离区而形成；以及包括MOS晶体管的主电路，所述MOS晶体管包括横穿于所述有源区的表面上而形成的被绝缘的栅电极，在所述绝缘栅电极两侧的所述有源区中形成的源/漏区，以及在所述源/漏区的表面上形成的硅化物层，其中，所述伪有源区的半导体表面没有硅化物层。
全文摘要
一种半导体器件，具有具有主表面的半导体衬底；在所述主表面上方形成的熔丝电路，所述熔丝电路具有熔丝元件，每个所述熔丝元件具有预定断裂点；第一槽隔离区，其在所述半导体衬底的表面层上在所述熔丝电路的下方形成；以及多个伪有源区，其穿过所述第一槽隔离区在除了围绕所述预定断裂点的预定区域以外的区域形成。虽然在熔丝电路中还形成伪结构，但是本发明防止了断裂余量被降低，并且避免了衬底毁坏，同时保证了表面平坦度和线宽的可控制性。
文档编号H01L21/82GK1499627SQ200310102360
公开日2004年5月26日 申请日期2003年10月27日 优先权日2002年10月31日
发明者南条亮太, 大塚敏志, 泽田丰治, 助川和雄, 志, 治, 雄 申请人:富士通株式会社