专利名称：半导体存储器装置的栅结构的制作方法
技术领域：
本发明涉及一种半导体存储器装置；更确切地，涉及一种通过堆叠多晶硅、氮化钨和钨(W/WN/Poly)而形成的栅结构，用来防止由在栅硬掩膜和栅结构之间的机械应力所引起的多晶硅空隙(poly void)产生。
背景技术：
对于作为字线(WL)的栅结构，W/WN/Poly栅结构，即通过堆叠多晶硅、氮化钨和钨所得到的栅结构，被研究作为下一代结构。在制造作为半导体存储装置的动态随机存取存储器(DRAM)时，引入一种自对准接触(SAC)工艺，以保证在形成WL后接着的接触工艺期间保证最大程度的覆盖余量。
为在SAC工艺中保证加工余量，甚至在进行形成栅电极的工艺后，也应保留具有等于或大于预定厚度的栅硬掩膜。此外，在接触结构是孔型时，WL和位线应被分开，并且为防止蚀刻过程中损伤字线，在WL上应存在厚度等于或大于预定厚度的绝缘层。
对于W/WN/Poly栅结构，钨层具有可以很容易在氧气氛下被氧化的特性，因而用来沉积硬掩膜的沉积温度和沉积气体的条件是非常受限的。
根据传统的半导体装置，考虑到在形成栅电极的工艺中W的氧化特性，通过使用低温等离子体沉积法将栅硬掩膜形成为氮化物层。
用作栅硬掩膜的低温等离子体氮化物层对于由后续热处理所引起的热应力是非常脆弱的，从而会降低栅氧化物层的栅氧化物完整性(GOI)特性。
图1是在用低温PE SiN作为硬掩膜材料的情况下，当栅电极分别具有W/WN/Poly-Si结构和WSix/Poly-Si结构时，测量栅氧化物层可靠性的图示。特别地，图1说明了作为一种用来评价栅氧化物层对于MOS电容器面积的可靠性方法的应力诱发漏电流(SILC)。
参考图1，在WSix/Poly-Si栅电极的情况下，SILC具有与MOS电容器面积无关的固定值，因而WSix/Poly-Si栅电极被认为非常稳定。同时，在W/WN/Poly-Si栅的情况下，SILC的值不仅与WSix/Poly-Si栅电极相比相对高，而且随MOS电容器面积的增加而增大。因此，可以推断对于硬掩膜的机械应力而言，W/WN/Poly-Si栅电极是非常脆弱的。
图2是说明在具有不良GOI性质的W/WN/Poly-Si栅电极上的栅氧化物层周围的高分辨透射电子显微镜(TEM)照片。
参考图2，如果通过高分辨TEM照片观察表示具有不良GOI性质的W/WN/Poly-Si栅电极的截面图，就会发现在多晶硅层和栅氧化物层之间有尺寸为几纳米的多晶硅空隙。“多晶硅空隙(poly viod)”表示在多晶硅薄层中形成的空隙。这种多晶硅空隙位于栅氧化物层的上部，从而电场集中。因而降低了W/WN/Poly-Si栅电极的GIO性能。
发明内容
因此，本发明的一个目的在于提供一种半导体存储器装置的栅结构，能够通过形成保持滞后面积(hysteresis area)在一个特定值的硬掩膜来防止多晶硅空隙产生。
根据本发明的一个方面，提供一种半导体存储装置的栅结构，包括形成在半导体衬底上的栅绝缘层；形成在栅绝缘层上的栅电极，其中该栅电极通过堆叠多晶硅层和金属层形成；和形成在栅电极上的硬掩膜，其中在硬掩膜和栅电极材料之间的滞后面积的大小等于或小于约2×1012℃-dyne/cm2。
对于以下结合附图给出的优选实施方案的描述，将更好地理解本发明的上述和其他目的和特征，，其中图1是说明根据传统半导体存储器装置的栅电极的MOS电容器面积的应力诱发的漏电流(SILC)性质的图示；图2是说明传统半导体存储器装置的栅电极上的多晶硅空隙产生的图示；图3示出根据本发明的半导体存储装置的栅电极的横截面图；图4是说明根据本发明的对应半导体存储器装置栅结构的对应于每个硬掩膜材料的应力滞后的图示；图5是说明根据本发明的对应半导体存储装置栅结构的的滞后面积和多晶硅空隙产生之间关系的图示；和图6是说明根据本发明的半导体存储器装置的栅结构的滞后面积、多晶硅空隙产生和应力诱发漏电流(SILC)的相关的图示。
具体实施例方式
下文将参照附图详细描述本发明的优选实施方案。
图3示出根据本发明的半导体存储器装置的栅电极的横截面图。
参考图3，对于本发明的半导体存储器装置，栅绝缘层31和由氧化物层制成的栅电极35形成在硅衬底30上。通过堆叠多晶硅层32和金属层33，形成栅电极35。该金属层33由选自由W、W/WN、TiN和TaN构成的组中材料制成。然后在栅电极35上形成栅硬掩膜34，该硬掩膜包括选自由PE_SiN、PE_TEOS和PE_SiN/PE_TEOS构成的组中的材料。根据本发明，在硬掩膜和栅电极材料之间的滞后面积的大小等于或小于约2×1012℃-dyne/cm2。
图4是说明关于图3中所示的包括栅硬掩膜34的栅电极35的应力滞后在从室温到约900℃的温度范围的测量结果的图示。
参考图4，关于测量滞后的方法，具有如图3所示结构的栅电极形成在尺寸约8英寸的裸晶片上。然后，在氮气氛下，以约1.83℃每分钟的速度人工将温度从室温升至约900℃，然后以约2℃每分钟的速度将温度再降到室温。因此，通过使用束扫描法得到晶片的弯曲程度，从而测量滞后。
如图4所示，通过将在用束扫描法进行滞后测量中出现的每个曲面积积分即得到滞后面积。更具体地，当温度从室温升到约900℃并再降到室温时，分别出现每个曲面积。
参考图4，依硬掩膜的种类例如PE_SiN、PESiN/PE_TEOS和PE_TEOS滞后面积产生差异。
图5是说明在用示于图4中的上述方法测量关于每种硬掩膜材料的滞后时，与最大扫描温度(sweeping temperature)相对应的滞后面积的图示。此外，图5说明在使用每种硬掩膜材料的情况下，通过高分辨TEM分析照片观察到的多晶硅空隙产生。
参考图5，在观察滞后面积和TEM测量结果时，如果对于每种掩膜材料滞后面积都等于或大于约2×1012℃-dyne/cm2，则在硬掩膜W/WN/Poly-Si的栅结构上产生多晶硅空隙，如果对于每种掩膜材料滞后面积都等于或小于约2×1012℃-dyne/cm2，则不产生多晶硅空隙。
图6说明滞后面积、多晶硅空隙和SILC的相关。参考图6，如果使滞后面积等于或大于约2×1012℃-dyne/cm2，其中观察到多晶硅空隙，那么GOI性能劣化；如果使滞后面积等于或小于约2×1012℃-dyne/cm2，就有优异的GOI性能。
本发明不仅可用于硬掩膜/W/WN/Poly-Si的栅电极结构，还可以用在将例如W、TiN和TaN的金属材料沉积在多晶硅层上然后在其上形成硬掩膜的结构。
根据本发明形成栅电极的方法，控制滞后面积的大小等于或小于约2×1012℃-dyne/cm2。因此，通过使用该形成栅电极的方法，防止了多晶硅空隙产生，从而可获得栅氧化物层的可靠性质。
本申请包含涉及2004年6月30日递交到韩国专利局的韩国专利申请No.KR 2004-0050182的相关主题，在此通过引用并入其全部内容。
虽然以特定的优选实施方案来描述本发明，但是很明显对本领域的技术人员可以对其作不同修改和改变而不偏离下述权利要求所限定的精神和范围。
权利要求
1.半导体存储器装置的栅结构，包括；在半导体衬底上形成栅绝缘层；在栅绝缘层上形成栅电极，其中通过堆叠多晶硅层和金属层形成栅电极；和在栅电极上形成硬掩膜，其中在硬掩膜和栅电极材料间的滞后面积的大小为等于或小于约2×1012℃-dyne/cm2。
2.权利要求1的栅结构，其中栅电极的金属层包括从由W、W/WN、TiN和TaN构成的组中选择的材料。
3.权利要求1的栅结构，其中硬掩膜包括从由PE_SiN、PE_TEOS和PE_SiN/PE_TEOS构成的组中选择的材料。
4.权利要求1的栅电极结构，其中滞后面积为从室温到约900℃的温度范围内在尺寸约8英寸的裸晶片上测得的值。
全文摘要
公开了一种半导体存储器装置的栅结构，该结构能够通过形成保持滞后面积在一个特定值的硬掩膜来防止多晶硅空隙产生。半导体存储器装置的栅结构，包括形成在半导体衬底上的栅绝缘层；形成在栅绝缘层上的栅电极，其中该栅电极通过堆叠多晶硅层和金属层形成；和形成在栅电极上的硬掩膜，其中在硬掩膜和栅电极材料之间的滞后面积的大小等于或小于约2×10
文档编号H01L29/78GK1716541SQ20041010417
公开日2006年1月4日 申请日期2004年12月30日 优先权日2004年6月30日
发明者梁洪善, 张世亿, 金龙洙, 林宽容, 赵兴在, 吴在根 申请人:海力士半导体有限公司