专利名称：：集成电路元件的制作方法
技术领域：
：本实用新型涉及一种半导体元件，特别是涉及一种使用低能隙材料的半导体元件。
背景技术：
：超大规模集成电路(VLSIcircuit)的半导体元件尺寸越小，接触电阻(contactresistance)对元件效能所造成的影响越重要。一般而言，当金属与掺杂硅相接触，例如与晶体管的源极、漏极区或栅电极形成接触时，其将于接面中产生肖特基势垒(Schottkybarrier)，而该肖特基势垒常导致较高的接触电阻，并因此削弱元件的效能。通常，较高的接触电阻会降低元件的电流，并因此限制了元件的效能与速度，增加了元件的热量，以及产生其他不好的结果。一种降低接触电阻的方法是增加形成接触的半导体区的掺杂量，其通常为晶体管的源极、漏极区或栅电极，尽管这些区域可能是掺杂多晶硅电阻、电容板、或某些其他掺杂的区域。传统上，此类区域通常由一个掺杂硅的区域所构成，例如已掺杂杂质(如砷、磷、硼或类似元素)的硅或多晶硅层。一般来说，增加杂质(impurity)的掺杂浓度将影响元件的很多性质，其中包括减少接触电阻。然而硅限制了杂质的溶解度，因此，通过增加掺杂物(dopant)浓度而降低接触电阻的方法受杂质在硅中的溶解度的限制。杂质浓度的掺杂程度也会对元件性质产生显著影响，且其对接触电阻的影响无法通过其他方式解决，因此，杂质的浓度可能影响元件的效能，并可能进一步限制通过增加杂质掺杂浓度来降低接触电阻的能力。采用金属硅化物(silicide)降低接触电阻的方法是本领域技术人员所熟知的。在现有元件中，在将要产生接触的掺杂区上形成金属硅化层，而该金属硅化层通常通过在硅或多晶硅区域将要形成接触(contact)的地方(例如，源极或漏极区、栅极区、掺杂的多晶硅层)沉积一个金属硅化层(例如，硅化钛、硅化钨、硅化钴)而成，也可通过原位(in-situ)制程将一个金属薄膜沉积到上述硅或多晶硅区域上，并在接下来的热制程步骤中将该金属与部份硅或多晶硅反应而形成金属硅化物。当元件的尺寸越来越小，对效能的要求越来越高时，迫切需要一种能够降低接触电阻的结构及其形成方法，特别是对栅极长度在90纳米或以下的元件。
实用新型内容有鉴于此，本实用新型的目的在于提供一种集成电路元件及其形成方法，使集成电路元件在极小的尺寸时仍然具有很低的接触电阻，同时补偿由于晶格失配而引起的应力，从而提高集成电路元件的效能和可靠性。为了实现上述目的，本实用新型提供一种集成电路元件，包含一个基底，由具有第一能隙的半导体所构成；一个栅极介电质，位于该基底上；一个栅电极，位于该栅极介电质上；源极和漏极区，位于该栅极介电质两侧的基底中，该源极和漏极区具有至少一个上方部份，该上方部分由具有第二能隙的半导体所构成，并且该第二能隙比该第一能隙低；一个金属，位于该源极与漏极区中至少一个的上方部份的上面；一个第一介电层，位于该金属上方；一个第二介电层，位于该第一介电层上方；以及一个导电栓，该导电栓与该金属相接触，且设置于该第一介电层和第二介电层中。根据本实用新型所述的集成电路元件，所述第一介电层具有一个固有的压缩应力或拉伸张力。根据本实用新型所述的集成电路元件，所述基底的材料包含硅、锗、化合物半导体、硅覆绝缘体、松弛硅锗上的应变硅、氧化硅、氮氧化物、氮化物、高介电系数材料中的一种或多种的组合，其中该高介电系数材料的介电系数大于8。根据本实用新型所述的集成电路元件，所述源极与漏极区的上方部份延伸遍布于该源极与漏极区。根据本实用新型所述的集成电路元件，所述源极与漏极区上方部份的材料包含硅、锗、碳中至少两种的组合。根据本实用新型所述的集成电路元件，所述源极与漏极区的上方部份所包含的锗的原子百分比至少为约10at.％。根据本实用新型所述的集成电路元件，所述源极与汲极区的上方部份所包含的碳的原子百分比小于约4at.％。根据本实用新型所述的集成电路元件，所述源极与漏极区的上方表面具有一个掺杂浓度高于2×1020cm-3的杂质，且该杂质包含硼、磷、砷、铟、锑中的一种或多种的组合。根据本实用新型所述的集成电路元件，所述金属是金属化合物。根据本实用新型所述的集成电路元件，所述金属化合物是金属硅化物。根据本实用新型所述的集成电路元件，所述金属硅化物的成份至少包含氮、碳中的一种或其组合。根据本实用新型所述的集成电路元件，所述金属硅化物所包含的锗的原子百分比约为1至25at％。根据本实用新型所述的集成电路元件，所述金属硅化物是过渡金属硅化物。根据本实用新型所述的集成电路元件，所述金属化合物包含两种或两种以上的过渡金属。根据本实用新型所述的集成电路元件，所述源极与漏极区凹陷于所述基底中。本实用新型提供的集成电路元件及其形成方法，采用介电质/金属/第二能隙半导体材料/第一能隙半导体基底结构，金属层不直接与基底相连接，而是与比基底的能隙更低的低能隙材料相连接，降低了肖特基势垒，进而降低了接触电阻。此外，由于在适当层别中采用不同沉积方法和材料，补偿了由于晶格失配引起的应力，从而提高了集成电路元件的效能和可靠性。图1是介电质/金属/第二能隙半导体材料/第一能隙半导体基底结构的侧面剖视图。图2a至2g是一个金属氧化物半导体晶体管元件在制造过程的各阶段的侧面剖视图。图3是一个具有复合介电层的金属氧化物半导体晶体管元件的侧面剖视图。具体实施方式本实用新型提供一种具有低接触电阻的集成电路结构，其中，具有较低能隙的第二半导体材料设置在一个接触金属和一个基底之间，且减少该半导体能隙将可能减少肖特基势垒。图1是介电质/金属/第二能隙半导体材料/第一能隙半导体基底结构的侧面剖视图，图2a至2g是利用图1所示的结构形成一个互补金属氧化物半导体(CMOS)元件的制程步骤。在上述各图中，相同的附图标记表示具有相同或相对应的特征。在图1中，基底2较佳为一个半导体或绝缘层，且更佳由硅构成，例如硅片，或者在绝缘层(如埋入氧化层，即buriedoxidelayer，BOX)上面覆盖一层硅，即本领域技术人员所熟知的硅覆绝缘层(silicon-on-insulator，SOI)结构。在其他实施例中，该基底2也可由其他半导体或绝缘材料构成，例如氧化硅、氮氧化物(oxynitride)、氮化物或高介电系数的介电质(介电系数大于8)。半导体层12较佳为具有比其下方的基底2的能隙低的半导体材料。在较佳实施例中，该第二能隙层12通过外延形成在基底2上，且较佳具有低于1.1eV(eV代表电子伏特)的能隙，这比硅基底2的1.12eV的能隙低。上述第二能隙半导体层12通常用来降低金属与基底间的肖特基势垒，如上所述，较低的能隙通常可用于减少接触电阻。在一些实施例中，介于基底2与半导体层12之间的晶格失配(crystallatticemismatch)可能会在各材料之间的接触面上引起应力(根据所选择的材料和沉积方式产生压缩或伸张应力)，该应力可能会遍及半导体层12而降低元件的效能和可靠性(reliability)。在后面将详细说明，该应力可以通过后续所施加的层别进行补偿。图1显示一个金属层14形成于半导体层12之上，该金属层14较佳为含有过渡金属的金属化合物(metalcompound)或合金(alloy)，在后面将详细说明，该金属层14也可以是形成于半导体层12表面的金属硅化物。由于金属14直接与半导体层12相接触，在平衡时，载流子(carrier)流动一个短距离而穿越接触面，导致电荷在接触面两边增加，因而形成一个肖特基势垒，而该势垒的高低大致取决于半导体的能隙，以及其他一些因素。选择一个具有比基底2的能隙低的半导体层12，则介于金属14和半导体12之间的肖特基势垒将低于介于金属14和基底2直接接触时的势垒。在金属14上沉积一个介电层16，其厚度较佳为介于50至1000，更佳为大体介于200至600之间。一般而言，介电层16具有三个主要作用。首先，介电层16可以用来补偿半导体层12与金属14间以及半导体层12与基底2之间因晶格失配所产生的应力，通过缓和因晶格失配所引发的应力，可以使金属14、半导体层12以及基底2之间的缺陷数减少，进而改善元件的可靠性和效能。在后面将详细说明，可以沉积该介电层16，使其具有大于400MPa的显著应力特性，从而补偿位于其下方的层别中所包含的显著的应力。第二，介电层16可以作为蚀刻停止层(etchstoplayer)，为后续形成的层别因过蚀刻造成的误差提供容许范围，例如，后续形成的层间介电层(inter-leveldielectriclayer；ILD)。一般而言，当元件尺寸缩小时，金属硅化层14的厚度也会随之缩小。举例来说，一个具有栅极大小为0.13微米的金属氧化物半导体元件可能仅具有厚度为300至400的金属硅化层(金属层14)，而对于90纳米、65纳米或更小尺寸的元件而言，金属硅化层的厚度将随之更薄，这增加了后续形成的层间介电质中形成接触窗(contactwindow)时，金属硅化层被移除的风险。尽管目前的蚀刻终点侦测技术提供了高准确精度，但对于这里的金属硅化层而言，仍然仅具有非常小的误差容许范围。介电层16可以作为其上方层间介电质的蚀刻停止层，因此可以提供一个额外的过蚀刻容许范围。由于介电层16位于层间介电质18(如图2所示)与金属硅化层14之间，因此蚀刻可以分为两个步骤进行。首先，蚀刻层间介电层18，并停止于介电层16。由于层间介电层18比介电层16厚，因此要蚀穿层间介电层18并准确停止于介电层16有一定困难，但只要介电层16未完全被蚀刻移除，仅过蚀刻至介电层16则不会有太大影响。接着，蚀刻介电层16并停止于金属硅化层14。介电层16(200至600)的膜厚比层间介电层18薄很多，因此蚀穿介电层16而停于薄金属硅化层14比蚀穿厚层间介电层18(通常大于3000)而停止于薄金属硅化层14更加容易。第三，介电层16可在后续的制程步骤中用以杜绝污染物而有助于稳定位于其下方的金属硅化物，而上述污染物可能是来自沉积层间介电层18的过程中造成的金属硅化层的氧化。更详细的内容，请参见M.Saito等于IEDM99-805“AdvancedThermallyStableSilicideS/DElectrodesforHigh-SpeedLogicCircuitswithLarge-ScaleEmbeddedTa2O5-CapacitorDRAMS”中所做的说明。图2a至2g用来说明本实用新型的一个实施例。其中，图1所示的结构将合并至形成金属氧化物半导体晶体管的制程中，本领域技术人员应能理解，这里公开的制程适用于各种元件，包括NMOS和PMOS晶体管、CMOS元件、掺杂多晶硅电阻(dopedpolysiliconresistor)、集成电容(integratedcapacitor)与电感(inductor)，以及与硅块材的接触区，并且这里所包含的其他应用能通过普通实验而实现。在所阐述的实施例中，一个介电质/金属/第二能隙半导体/第一能隙基底的结构被用于源极与漏极区以降低接触电阻，而该结构也适用于栅极区。图2a中显示的是具有浅沟槽隔离区(shallowtrenchisolation；STI)4的基底2。该浅沟槽隔离区较佳通过在基底2中蚀刻浅沟槽并填充绝缘物(例如氧化硅)而成。众所周知，浅沟槽隔离区阻绝了晶体管或类似元件所即将形成的主动区。基底2可以是块材半导体晶圆或硅覆绝缘层构造，在其他实施例中，基底2还可以是松弛硅锗层上的应变硅，其可包含硅、锗、碳、化合物半导体(compoundsemiconductor)或其组合。图2a中还包括一个栅极介电质6和一个栅电极8。如本领域技术人员所知，首先在基底2上形成一个栅极介电层，接着再形成一个栅电极层，之后将这些层别经图案化以及蚀刻后形成栅电极8和栅极介电质6。栅极介电层6可包含氧化硅、氮氧化物、氮化物以及高介电系数材料，而栅电极8则较佳为多晶硅，尽管其可能由金属或一个介电层/金属/半导体的复合结构构成。此复合结构与栅极介电质可由图1所示的结构构成。图2b显示一对间隔物(spacer)10沿该栅极介电质6与栅电极8的侧壁形成。如下所述，间隔物10将在后续的源极/漏极形成步骤中用作自行对准的屏罩(self-aligningmask)。上述间隔物可通过公知方法形成，例如在包含基底2与栅电极8的整个区域地毯式沉积一个介电层，之后再通过非等向(anisotropically)蚀刻移除上述介电质的水平表面并留下间隔物10。对栅极介电质6或间隔物10每一边的基底2上的区域施行掺杂以形成部分或整个晶体管源极与漏极区。如图2c所示，外延沉积一个半导体层12，其厚度约400至600，其可施于部分或全部晶体管源极与漏极区，而形成该半导体层12的较佳方式是选择性外延成长。首先形成一个二氧化硅层(图中未示)覆盖在基底上，之后穿越该二氧化硅层形成开口以暴露出源极/漏极区，接着再外延成长半导体层12。半导体层12较佳通过分子束外延法(MolecularBeamEpitaxy，MBE)形成，也可利用其他沉积技术，包括化学气相沉积法、超高真空化学气相沉积法(UltraHighVacuumChemicalVaporDeposition，UHVCVD)、原子层化学气相沉积法(AtomicLayerChemicalVaporDeposition，ALCVD)或有机金属化学气相沉积法(MetalOrganicChemicalVaporDeposition，MOCVD)，而沉积，温度范围较佳介于300至950℃之间，更佳介于450至850℃之间，并于在压力小于100mTorr(mTorr代表毫托，1mTorr约等于0.133帕斯卡)下形成。在基底所暴露的区域外延成长一个半导体层12，而在上述二氧化硅层(图中未示)上形成一个多晶结构，之后蚀刻该多晶结构和二氧化硅，仅留下半导体层12。半导体层12即是形成金属氧化物半导体晶体管的源极与漏极区部分。一般而言，在半导体层12所形成的源极与漏极区较佳为高掺杂(例如大于2×1020cm-3)。掺杂半导体层12的步骤可以在外延成长制程中或后续的离子注入步骤中完成。在一个较佳实施例中，该半导体层12的掺杂可以与该外延成长步骤同步进行，通过在外延成长的步骤中导入适当的掺杂物(例如硼、磷、砷等)以及其他反应气体(例如硅、锗、氢、氯、氮、氦等)至反应室中而完成。半导体层12具有比其下方的基底2低的能隙，当该基底为硅时，则该半导体层12的能隙通常低于1.1eV。在一个较佳实施例中，半导体层12包含硅与锗的化合物，而碳则可以选择性地加入以补偿介于半导体层12与基底2之间晶格距离(latticespacing)的差异。在一个较佳实施例中，锗的含量大于10at.％(原子百分比)，且更佳为介于10至50at.％的范围；而碳的含量则一般为小于4at.％，而较佳介于0.1至2at.％的范围。其他实施例中，替代在基底2表面上形成半导体层12的方法，将半导体层材料12嵌入至(部分或整个)基底2中，通过蚀刻基底2在栅电极8的每一侧形成一对凹陷处(图中未示)。此处需注意的是，位于间隔物10下方的基底2也可能被去除，而导致上述凹陷处与栅电极8对应排列。间隔物10的设计可便于使上述凹陷处与栅电极准确对准，而在其他实施例中，间隔物10的设计又可使上述凹陷处与栅电极8分隔(在垂直对准的概念上)。又在其他实施例中，较佳在栅电极8的垂直边界中形成凹陷处，这样，在后续中形成的源极与漏极区的通道区比栅电极的宽度短。本领域技术人员可知，凹陷处的最佳排列方式可以通过一般实验获得。在一个较佳实施例中，基底2是一个半导体晶圆或一个位于埋入氧化层绝缘物上面的半导体层，而凹陷处可以通过非等向蚀刻法，例如离子蚀刻法，蚀刻基底2而成。其他实施例中，半导体层12可具有一个层次结构(layeredstructure)，且其位于上方的层别可以覆盖所有或部份底部的层别。在此实施例中，直接与金属接触的上方层别的能隙比基底2的能隙低。如图2d所示，金属层14形成于源极与漏极区之上，且较佳形成于栅电极之上。金属层14的厚度较佳低于约500。金属层14可以是过渡金属或金属化合物，例如钛、钴、钨、钽等，或其他通过化学气相沉积法、物理气相沉积法或其他方法沉积的适当的导电材料。如上所述，在金属层14与半导体层12之间所形成的肖特基势垒比金属层14与基底2直接接触所形成的势垒低。在本说明书中，层别14可以是金属层或金属硅化层，而根据不同实施例，层别14可以是金属层，也可以是由金属层与位于其下方的半导体区域作用所形成的金属硅化物，还可以是其组合(例如，位于金属硅化层上的金属层)。在一个较佳实施例中，金属层14是金属硅化物。该金属硅化物可包含有氮或碳原子，并可包含1至25at.％的锗，且较佳为包含1至5at.％的锗。金属硅化物可采用过渡金属的硅化物，并可包含一种以上的过渡金属。在一个较佳实施例中，首先形成金属层14，通过沉积一个金属薄层(例如钛、钴、镍、钨等)到一个元件上，且包含裸露的半导体层12与栅电极8的表面。之后将该元件在温度高于300℃下进行回火，而较佳介于400至800℃的温度范围，并在包含氢、氮、氦、氖、氩、氙等气体之一或其组合的气态环境下，在压力低于约10托，且更佳为低于约1托之压力下，在上述所沉积的金属以及位于其下方的裸露的硅区域(即源极/漏极区以及多晶硅栅极导体8)之间形成一个金属硅化物，所产生的金属硅化物如图2d中的金属层14所示。尽管厚度取决于设计方案，但所形成的金属硅化层14的厚度较佳介于300至500之间。在另一实施例中，金属硅化层14可直接通过沉积金属硅化物(例如硅化钴或硅化镍)而形成，利用熟知的沉积技术，例如低压化学气相沉积法、等离子辅助化学气相沉积法、热化学气相沉积法、激光烧蚀法(laserablation)、离子溅镀法(ionsputter)、电子束溅镀法(e-beamsputter)直接将其形成到源极、漏极区以及栅电极8的表面上。如图2e所示，接着在元件上地毯式沉积一个介电层16，该介电层16的厚度较佳为约50至1000之间。介电层16可通过低压化学气相沉积法而形成，也可以使用其他化学气相沉积法，例如等离子辅助化学气相沉积法(PlasmaEnhancedChemicalVaporDeposition；PECVD)以及热化学气相沉积法(thermalCVD)。如上所述，选择较佳的介电层16不仅需要考虑其介电性质，还需考虑其对于半导体层12与金属层14之间以及半导体层12与位于其下方的基底2之间因晶格失配所产生的应力的补偿能力。晶格失配可能在接触面产生使效能降低的缺陷，而这些缺陷可能遍布于这些受到影响的层别中。在上述较佳实施例中，在一个硅基板上形成锗硅碳化物(SiGeC)的源极与漏极区，并在该源极与漏极区的上方表面形成一个金属硅化层，而介于各层别间的晶格失配将可能在该金属硅化层上导致一个全面性的应力(例如拉伸或压缩)，一般约介于范围400MPa至4GPa之间，但至少可以通过选择介电层16的材料和沉积方式来补偿该应力。在一个较佳实施例中，介电层16由一个氧化物/氮氧化物的复合结构所构成，首先形成一个厚度约为100的第一氧化物下层，接着再形成一个厚度约为300的氮氧化物层，其中，上述氧化物及氮氧化物层较佳通过在温度低于550℃下的等离子辅助化学气相沉积法而形成。图3显示的是使用氧化物/氮氧化物复合介电层16的元件，其中，材料24是氮氧化物，材料22是氧化物。上述介电层将较佳提供大概介于400MPa至4GPa的应力，且较佳为介于400MPa至2GPa的范围。本领域技术人员可知，大多数压缩和伸张应力将可通过改变介电层16的材料和沉积方式而获得补偿。例如，通过低压化学气相沉积法所沉积的氮化硅可以用来提供具有伸张应力的薄膜，同样的，通过等离子辅助化学气相沉积法所沉积的氮化硅层可以用来提供具有压缩应力的薄膜。如图2f所示，层间介电层18，或本领域技术人员所熟知的前金属介电层(pre-metaldielectric)或金属层间介电层(inter-metaldielectric)，随后沉积到介电层16的表面。该层间介电层18较佳为利用诸如四乙基氧硅烷(Tetraethylorthosilicate；TEOS)、化学气相沉积法、等离子辅助化学气相沉积法、低压化学气相沉积法、或其他本领域技术人员所知的沉积技术沉积的二氧化硅。该层间介电层18用于提供晶体管以及位于其上方的金属线之间的隔离。一个光阻材料(图中未示)可以在该层间介电层18上方形成并且图案化以形成至源极与漏极区以及栅电极的接触窗开口。图2g显示的是层间介电层18未受光阻所覆盖的部分经蚀刻后的元件，从而打开位于层间介电层18中的接触窗开口。值得注意的是，介电层16可以在蚀刻层间介电层18的过程中作为蚀刻停止层，从而保护位于其下方的金属硅化层14。接着，蚀刻位于接触窗开口的介电层16所裸露的部分，较佳使用反应性离子蚀刻(ReactiveIonEtch，RIE)。由于介电层16相对于层间介电层18而言非常薄，因此制程的控制以及终点的侦测需要更严密的控制，以防止过度蚀穿位于介电层16下方的金属硅化层14。图2g显示的是当金属插栓(plug)20已于接触窗开口中形成后的元件示意图。金属插栓20可由钨、铝、铜或其他本领域技术人员所知的材料构成，还可以是复合结构，例如阻障层(barrier)或附着层(adhesionlayer)，或者钛/氮化钛或氮化钽，或其他层别。本实用新型提供一种新颖的结构，其中金属插栓20与一个金属硅化层14相接触，而该金属硅化层14与位于其下方的低能隙材料12相接触，并通过补偿应力的介电层16，减少接触电阻和诱导应力的缺陷，进而改善元件的效能。虽然本实用新型已通过较佳实施例说明如上，但该较佳实施例并非用以限定本实用新型。本领域的技术人员，在不脱离本实用新型的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本实用新型的保护范围以权利要求书的范围为准。附图中符号的简单说明如下2第一能隙基底14金属层4浅沟槽隔离16介电层6栅极介电质18层间介电质8栅电极20金属插栓10间隔物22氧化物12第二能隙层24氮氧化物权利要求1.一种集成电路元件，其特征在于，该集成电路元件包含一个基底，由具有第一能隙的半导体所构成；一个栅极介电质，位于该基底上；一个栅电极，位于该栅极介电质上；源极和漏极区，位于该栅极介电质两侧的基底中，该源极和漏极区具有至少一个上方部份，该上方部分由具有第二能隙的半导体所构成，且该第二能隙比该第一能隙低；一个金属，位于该源极与漏极区中至少一个的上方部份的上面；一个第一介电层，位于该金属上方；一个第二介电层，位于该第一介电层上方；以及一个导电栓，该导电栓与该金属相接触，且设置于该第一介电层和第二介电层中。2.根据权利要求1所述的集成电路元件，其特征在于所述第一介电层具有一个固有的压缩应力或拉伸张力。3.根据权利要求1所述的集成电路元件，其特征在于所述基底的材料包含硅、锗、化合物半导体、硅覆绝缘体、松弛硅锗上的应变硅、氧化硅、氮氧化物、氮化物、高介电系数材料中的一种或多种的组合，其中该高介电系数材料的介电系数大于8。4.根据权利要求1所述的集成电路元件，其特征在于所述源极与漏极区的上方部份延伸遍布于所述源极与漏极区。5.根据权利要求1所述的集成电路元件，其特征在于所述源极与漏极区上方部份的材料包含硅、锗、碳中至少两种的组合。6.根据权利要求1所述的集成电路元件，其特征在于所述源极与漏极区的上方部份所包含的锗的原子百分比至少为约10at.％。7.根据权利要求1所述的集成电路元件，其特征在于所述源极与汲极区的上方部份所包含的碳的原子百分比小于约4at.％。8.根据权利要求1所述的集成电路元件，其特征在于所述源极与漏极区的上方表面具有一个掺杂浓度高于2×1020cm-3的杂质，且该杂质包含硼、磷、砷、铟、锑中的一种或多种的组合。9.根据权利要求1所述的集成电路元件，其特征在于所述金属是金属化合物。10.根据权利要求9所述的集成电路元件，其特征在于所述金属化合物是金属硅化物。11.根据权利要求10所述的集成电路元件，其特征在于所述金属硅化物的成份至少包含氮、碳中的一种或其组合。12.根据权利要求10所述的集成电路元件，其特征在于所述金属硅化物所包含的锗的原子百分比约为1至25at％。13.根据权利要求10所述的集成电路元件，其特征在于所述金属硅化物是过渡金属硅化物。14.根据权利要求9所述的集成电路元件，其特征在于所述金属化合物包含两种或两种以上的过渡金属。15.根据权利要求1所述的集成电路元件，其特征在于所述源极与漏极区凹陷于所述基底中。专利摘要本实用新型提供一种集成电路元件。该集成电路元件包含介电质/金属/第二能隙半导体/第一能隙基底结构。为了降低接触电阻，利用具有较低能隙的第二能隙半导体与金属相接触。该第二能隙半导体的能隙低于第一能隙基底的能隙，且低于1.1eV。此外，可以在金属上沉积一个介电层，该介电层具有固有的应力，从而补偿所述金属、第二能隙半导体和第一能隙基底中的应力。本实用新型提供的集成电路元件，能够降低接触电阻，同时提高集成电路元件的效能和可靠性。文档编号H01L27/088GK2731721SQ200420089130公开日2005年10月5日申请日期2004年8月27日优先权日2003年8月29日发明者李文钦,葛崇祜,胡正明申请人:台湾积体电路制造股份有限公司