专利名称：减少内存单元及相关结构的短沟道效应的方法
技术领域：
本发明有关一种半导体的制造领域，尤其，本发明属于半导体内存单元的制造领域。
背景技术：
非挥发性内存装置近来广泛应用于当电力供应中断时需要保留数据的电子组件中。该非挥发性内存装置包括只读内存(ROM)、可程序只读内存(PROM)、可拭除可程序只读内存(EPROM)及电子可拭除可程序只读内存(EEPROM)装置。电子可拭除可程序只读内存装置因可电性地程序化及拭除而不同于其它非挥发性内存装置。闪存装置与该电子可拭除可程序只读内存(EEPROM)结构类似之处则在于其内存单元可电性地程序化及拭除。然而，该闪存装置能够同时拭除所有内存单元。
闪存装置的产品发展方向业已聚集于增快程序化速度，减少程序化及读取的电压，增加数据保留时间，减少单元拭除时间，以及减小单元尺寸。藉由减小单元尺寸，闪存装置能达到增快速度以及减少能量消耗。当闪存单元在尺寸上系缩小时，该闪存单元的沟道长度的尺寸也缩小。因为这样的背景，在一个浮动栅极闪存单元中，该沟道长度指位于受该闪存单元的浮动栅极控制的该闪存单元的源极与漏极接合面间的区域的长度。由于该内存单元的沟道长度的缩短，令该内存单元的源极与漏极区域变得彼此更靠近，从而导致不想要的短沟道效应。例如，当高漏极电压使不受控制的电流(亦即，不受该内存单元的浮动栅极控制的电流)流动时，产生现有如″穿透(punch through)″的短沟道效应。例如，在沟道长度小于0.5微米时即可产生穿透效应。当沟道长度缩短而产生的漏极引发能障衰退(drain induced barrier lowering，DIBL)是另一不想要的短沟道效应。漏极引发能障衰退的结果是该内存单元的有效临界电压降低，而非预期地影响该内存单元的性能。
在互补金氧半导体(CMOS)装置中，用于降低短沟道效应(诸如穿透与漏极引发能障衰退)的两个现有技术为环状掺杂(halo doping)及逆行井掺杂(retrograde well doping)。在环状掺杂中，系植入高浓度的P型掺杂物至例如靠近N沟道装置(诸如NFET)的源极与漏极接合面。于源极与漏极接合面周围所植入的高浓度P型掺杂物使源极与漏极接合面间的空乏区大量缩小来降低短沟道效应，例如穿透和漏极引发能障衰退。在逆行井掺杂中，于N沟道装置(诸如NFET)中，高浓度的P型掺杂物系形成于该衬底表面的P井中会产生穿透效应的深度下。其结果为，在该P井中的高浓度的P型掺杂物能缩短源极与漏极接合面间的空乏区的有效宽度，以减少在该N沟道装置中的穿透效应。然而，在现有的环状掺杂及逆行井掺杂技术中高浓度P型掺杂物位于靠近漏极接合面会导致不想要的漏极接合面崩溃(breakdown)。
而且，上述讨论的现有环状掺杂及逆行井掺杂技术难以应用于具有小尺寸的浮动栅极闪存单元，因为植入的P型掺杂物会快速扩散之故。
因此，存在着于内存单元(例如浮动栅极闪存单元)中能降低短沟道效应的有效方法的技术需求。
发明内容
本发明是一种降低内存单元的短沟道效应的方法及其结构。本发明提出以及解决了降低内存单元诸如浮动栅极闪存单元中短沟道效应的有效方法的技术需求。
根据一个示范实施例，制造浮动栅极内存阵列的方法包括从位于衬底中的绝缘区移除介电材料以暴露沟槽的步骤，其中，该沟槽位于第一源极区及第二源极区之间，该沟槽于该衬底中界定侧壁。该浮动栅极内存阵列可例如为浮动栅极闪存阵列。该介电材料可于例如自对准源极蚀刻中加以移除。该方法进一步包括于该第一源极区、该第二源极区、以及该沟槽的侧壁中植入N型掺杂物，以令该N型掺杂物形成N+型区域。
该方法进一步包括于该第一源极区、该第二源极区、以及该沟槽的侧壁中植入P型掺杂物，以令该P型掺杂物形成P型区域，且该P型区域位于该N+型区域的下方。例如，该P型掺杂物可为硼。例如，该P型掺杂物可于相对该第一源极区的顶面约45.0度至约90.0度间的角度予以植入。该P型掺杂物不植入于漏极区中，该漏极区则藉由字线与该第一源极区间隔开。该方法进一步包括执行热循环，该热循环可使该P型掺杂物于该N+型区域下方形成逆行轮廓(retrograde profile)及于邻近该N+型区域之处形成渐增浓度剖面(graded concentrationprofile)。
在一个实施例中，本发明系利用上述方法制造而成的浮动栅极内存阵列。本领域技术人员可于浏览下列详细说明以及所附图式后更轻易地了解本发明的其它特征与优点。
图1说明根据本发明一个实施例的包括有示范的内存单元的结构上视图。
图2说明沿着图1的结构中的线段2-2剖开的剖面图。
图3说明沿着图1的结构中的线段3-3剖开的剖面图。
图4为根据本发明的一个实施例中对应于示范方法步骤的流程图。
具体实施例方式
本发明系指降低内存单元的短沟道效应的方法及其结构。以下描述包括有关本发明的实施的特定数据任何本领域技术人员均可在与本发明所特别讨论者不同的方式中予以实施。以外，本发明的一些特定细节在此并未加以讨论以免模糊本发明。
本发明中的图式及这些图式所附随的详细描述仅用以说明本发明的示范实施例。简要来说，本发明的其它实例并未在本次申请中特别描叙的，而且并未由本次图式所特别说明者。
本发明有关于一种用以降低内存单元诸浮动栅极闪存单元中短沟道效应的创新沟道掺杂方法。如以下所将讨论的，藉由降低浮动栅极内存单元中的短沟道效应，本发明的创新沟道掺杂方法有助于获得具有性能增强的浮动栅极内存单元。本发明能应用于各种非挥发性的浮动栅极内存，包括快闪浮动栅极内存。
图1显示根据本发明的一个实施例包括有示范内存单元的示范结构的上视图。该结构100包括字线(word line)102、位线104、106、以及108、氧化物隔离区110以及112、源极区114、116、以及118、漏极区122、沟槽126以及128、以及内存单元130、132、以及134，该结构100可为例如浮动栅极内存阵列，例如浮动栅极闪存阵列。
如图1所示，该内存单元132包括位于字线102下方的浮动栅极136。于本实施例中，该内存单元132系为浮动栅极内存单元。于一个实施例中，该内存单元132系为浮动栅极闪存单元。该内存单元132进一步包括连接该内存单元132的漏极区122至位线106的漏极接点138。该内存单元132亦包括位在邻近衬底(图1未显示)中的字线102的源极区116。需注意的是，为使说明简洁，在此虽然仅对该内存单元132做详细论述，该内存单元130及134的成分及制造方法系类似于该内存单元132。
又如图1所示，该字线102系位于该位线104、106及108的上方且垂直对准于该位线104、106及108。该字线102及该位线104、位线106和位线108可采用现有技术的方法制造。图1中更显示，位于该位线104与该位线106之间以及可为例如浅沟槽隔离区(“STI”)的氧化物隔离区110。氧化物隔离区110可包括二氧化硅或其它适当的介电材料，并且可采现有技术衬底(图1未显示)中制造。同样于图1中显示，氧化物隔离区112位于该位线106与该位线108之间，并包括类似材料，且该氧化物隔离区112系以类似于该氧化物隔离区110的方法制造而成。
再如图1所示，该沟槽126位于该源极区114及该源极区116之间。该沟槽126系藉由移除氧化物隔离区110位于该源极区114与该源极区116之间且邻近于该字线102的部分中的介电材料(例如二氧化硅)所形成。例如，可藉由利用自对准源极蚀刻方法蚀刻该氧化物隔离区110位于源极区114与该源极区116间的部分来移除该介电材料。该沟槽126包括侧壁146及底面144。又如图1所示，该沟槽128系位于该源极区116与该源极区118之间且以类似于该沟槽126的方法所形成。该沟槽128包括侧壁150及底面148。于该沟槽126和沟槽128、以及该源极区114、源极区116及源极区118中进行N+源极植入，俾使该源极区114、源极区116及源极区118相互电性连接。该N+源极植入系包括N型掺杂物，诸如砷或其它适当的N型掺杂物，并且由该N+源极植入于该源极区114、源极区116及源极区118中形成N+型区域(图1未显示)。又如图1所示，该漏极区122邻近于该浮动栅极136，且包括N型掺杂物。需注意的是为使说明简洁，在此仅对该漏极区122做详细讨论。
于本实施例中，P型掺杂物系植入于该源极区114、源极区116和源极区118、以及该沟槽126及沟槽128中，以形成P型区域(图1未显示)。该P型掺杂物可包括硼，并且可采相对于该源极区114、源极区116及源极区118的顶面的角度予以植入。于一个实施例中，该P型掺杂物系于该N+源极植入之前被植入。该P型掺杂物不会植入于该漏极区，诸如漏极区122。于该植入P型掺杂物后，进行热循环以使该P型掺杂物扩散至该源极区114、源极区116和源极区118的下方。由于上述的本发明的P型掺杂方法的结果，可于形成于每个源极区中的N+型区域(图1未显示)的下方形成逆行剖面以及渐增浓度剖面，以有助于降低短沟道效应，诸如上述穿透和漏极引发能障衰退。本发明的创新的P型掺杂方法以下将结合图2和图3作描述。
于图2中的结构200系对应于沿图1的线段2-2剖开的结构100的剖面图。尤其，于该结构200中，该源极区214、源极区216及源极区218、该沟槽226及沟槽228、该侧壁246及侧壁250、以及该底面244及底面248系分别对应于结构100中的源极区114，源极区116及源极区118、该沟槽126及沟槽128，该侧壁146及侧壁150，以及该底面144及底面148。需注意的是，为使说明清楚，该字线102及浮动栅极136未显示于该图2中。
如图2所示，N+型区域252位于各该衬底258中的各该源极区214、216及218的顶面213、215、217下方、沟槽226的侧壁246与底面244、以及沟槽228的侧壁250与底面248。该N+型区域252系与该源极区214、216以及218相互电性连接，并且系藉由于该源极区214、216以及218中与该沟槽226和沟槽228中植入N型掺杂物所形成，该N型掺杂物诸如为砷。
又如图2所示，P井254系位于该衬底258中的N+区域252的下方，且可藉由现有方法对该衬底258进行适当地掺杂所形成。再如图2所显示，P型区域256系位于该衬底258中的P井254的下面，并且可包括诸如硼的P型掺杂物。该P型区域256系可藉由利用P型植入260以相对于该源极区214、216及218的顶面213、215及217的植入角度262分别形成P型掺杂物。该植入角度262系位于分别垂直于该源极区214、216及218的顶面213、215及217且与该图1中的字线102平行的平面中。此外，该植入角度262可为大约45.0度及大约90.0度间的角度。例如，该P型植入260可植入P型掺杂物(诸如硼)，植入剂量在大约每平方厘米1×1014原子至大约每平方厘米1×1015原子之间。此外，该P型植入260可在能量大约为30keV之下植入P型掺杂物。
藉由以植入角度262植入P型掺杂物，本发明能有效地将该P型掺杂物植入沟槽226与228的个别侧壁246及250、源极区214、216与218的个别顶面213、215与217、以及该沟槽226与228的底面244及248。结果，P型区域256可于该衬底258中以想要的深度而形成于N+型区域252下方。因此，由于以下将结合图3详细地讨论，本发明的P型掺杂方法有助于在源极区114、116及118的下方获得有效的逆行剖面以及渐增浓度剖面。
图3中的结构300系对应于沿该图1的线段3-3剖开的结构100的剖面图。尤其，于该结构300中的内存单元332、字线302、浮动栅极336、源极区316、以及漏极区322系分别对应于该结构100中的内存单元132、字线102、浮动栅极136、源极区116、以及漏极区122。而且，结构300中的源极区316、N+型区域352、P井354以及该衬底358分别对应结构200中的源极区216、N+型区域252、P井254以及衬底258。需注意的是，为使说明清楚，接点138未显示于该图3中。
如图3所示，内存单元332包括位于该衬底358顶面366的穿隧氧化物层362，且该穿隧氧化物层362系包括热生长穿隧氧化物。又如图3中显示，浮动栅极336位于该穿隧氧化物层362的上方，并且可包括多晶硅。再如图3所示，介电层364位于该浮动栅极336的上方，并且例如包括氧化物层-氮化物层-氧化物层(“ONO”)堆栈。又于图3中，该字线302位于介电层364的上方，并且可包括多晶硅。
再如图3所示，该N+型区域352系位于该源极区316中并且藉由于该衬底358的顶面366中植入适当的N型掺杂物所形成。又如图3所示，该漏极区322位于该衬底358中，且为N+型区域。再如图3所示沟道区域368位于源极接合面374与漏极接合面376间且亦位于该穿隧氧化物层362下方的区域。又如图3所示，该P井354系位于该衬底358中的N+型区域352、沟道区域368、以及漏极区322的下方。该P井354系以现有技术的方式形成于该衬底358中。
再如图3所示，该P型区域356位于该N+型区域352的下方，并且系藉由利用图2中的P型植入260植入P型掺杂物(诸如硼)所形成。在后续热驱步骤后，该P型区域256中的P型掺杂物如该箭头372所指示，朝接近该衬底358的顶面366的往上方向中扩散。结果，该P型掺杂物于该P井354中的N+型区域352的下方形成一逆行剖面(retrograde profile)。该P型掺杂物亦如箭头370所指示，往该沟道区域368的中心扩散。由于该P型掺杂物如该箭头370方向所指示的进行，该P型掺杂物于该P井354位于该浮动栅极336下方且亦位于邻近该源极区316的N+型区域352的部分中形成多层浓度剖面。由于该漏极区322系上述执行P型植入260期间藉由光罩加以保护，因此不会形成邻近于该漏极区322的逆行以及渐增浓度剖面。因此，藉由供应临近于该源极区316的逆行以及渐增浓度剖面，本发明可有助于获得上述降低的短沟道效应，例如穿透和漏极。此外，由于不会形成邻近该漏极区322的逆行以及多层浓度剖面，本发明有助于阻止不想要的漏极接合面穿透的情况。因此，由于降低短沟道效应，本发明有助于增强短沟道的性能。
图4为显示根据本发明的实施例说明示范方法的流程图。该流程400省去了一些为本领域技术人员所现有的细节及特征。例如，该每一步骤可由一个或多个次步骤所构成，或者可包括现有的专用设备或材料。
于步骤402中，系提供半导体晶圆，该半导体晶圆包括有内存单元以及字线，该内存单元诸如图1中的内存单元130、132、以及134，该字线诸如位于位线(诸如位线104、106及108)上方的字线102。于步骤404中，将该氧化物隔离区中的介电材料移除，例如图1中的氧化物隔离区110和112，以暴露个别沟槽(诸如沟槽126和128)。例如，该介电材料可藉由进行自对准源极蚀刻而从该氧化物隔离区110及112中移除，以分别暴露出该沟槽126及128。于步骤406中，N型掺杂物(诸如砷)系植入于该沟槽中(诸如沟槽126及128)以及源极区中(诸如源极区114、116及118)，以使该源极区相互电性连接。
于该步骤408中，该P型掺杂物系植入于沟槽中(诸如沟槽126和128)以及源极区中(诸如源极区114、116及118)，以形成P型区域，例如位于N+型区域(诸如图2的N+型区域252)下方的P型区域356。例如，硼可相对于源极区214、216及218的顶面213、215、及217，而以植入角度262植入深达该源极区214、216及218的顶面213、215、及217沟槽226的侧壁246及底面244、以及沟槽228的侧壁250及底面248的下方。藉由举例，该植入角度262可介于大约45.0度与大约90.0度之间。系执行热循环使该P型区域356中的P型掺杂物扩散，以形成邻近源极区(诸如源极区216)的逆行与多层浓度剖面。于步骤410中，藉由将介电材料(诸如二氧化硅)填充至沟槽(例如图1中的沟槽126和128)中以继续处理该半导体晶圆。
因此，如上所述，藉由利用P型掺杂物(例如硼)，以形成邻近于浮动栅极内存单元(诸如浮动栅极闪存单元)的源极区的逆行与多层浓度剖面(graded concentration profile)，以期降低不想要的的短沟道效应，本发明有助于获得在浮动栅极内存单元中的短沟道性能的增强。
由本发明的示范实施例的上述说明可清楚了解到，在不背离本发明范畴之下，可使用不同技术来实施本发明的概念。此外，当本发明业已参考特定实施例而说明时，本领域技术人员可在不背离本发明的精神及范畴下，对上述实施例进行修改。所描述的示范实施例仅为说明之用而非局限于此。应了解的是，本发明并非限定于在此所描述的特定示范实施例，在不背离本发明的范畴下进行许多重新配置、修改、以及等效内容者。
因此，业已描述了降低内存单元的短沟道效应的方法及其结构。
权利要求
1.一种制造浮动栅极内存阵列的方法，该方法包括下列步骤从位于衬底(258、358)的隔离区(110)中移除(404)介电材料以暴露沟槽(128、228)，该沟槽位于第一源极区(116、216、316)以及第二源极区(118、218)之间，该沟槽(128、228)界定该衬底(258，358)中的侧壁(150、250)；植入(406)N型掺杂物至该第一源极区(116、216、316)、该第二源极区(118、218)以及该侧壁(150、250)中，该N型掺杂物形成N+型区域(252、352)；以及植入(408)P型掺杂物至该第一源极区(116、216、316)、该第二源极区(118、218)、以及该侧壁(150、250)中，该P型掺杂物形成P型区域(256、356)，而该P型区域(256、356)位于该N+型区域(252、352)下方；其中，该P型掺杂物并未植入于漏极区(122、322)中，该漏极区(122、322)藉由字线(102、302)与该第一源极区(116、216、316)间隔开。
2.如权利要求1所述的方法，其中，于该植入(408)该P型掺杂物于该第一源极区(116、216、316)、该第二源极区(118、218)以及该侧壁(150、250)的步骤中，包括以相对于该第一源极区(116、216、316)的顶面(215)的角度(262)植入该P型掺杂物，而该角度(262)系介于约45.0度及约90.0度间。
3.如权利要求1所述的方法，进一步包括执行(408)热循环的步骤，该热循环使得该P型掺杂物扩散以形成邻近该N+型区域(252、352)的逆行剖面。
4.如权利要求1所述的方法，进一步包括执行(408)热循环的步骤，该热循环使该P型掺杂物扩散以形成邻近该N+型区域(252、352)的渐增浓度剖面。
5.如权利要求1所述的方法，其中，该P型掺杂物为硼。
6.如权利要求1所述的方法，其中，从该隔离区(112)中移除该介电材料的步骤中，包括于在对准源极蚀刻中移除该介电材料。
7.如权利要求1所述的方法，其中，该浮动栅极内存阵列系为浮动栅极闪存阵列。
8.如权利要求1所述的方法，其中，于该植入(408)该P型掺杂物于该第一源极区(116、216、316)、该第二源极区(118、218)以及该侧壁(150、250)中的步骤，包括以每平方厘米约1×1014原子到每平方厘米约1×1015原子间的植入剂量而植入该P型掺杂物。
9.一种浮动栅极内存阵列，该浮动栅极内存阵列包括位于衬底(258、358)中的漏极区(122、322)；位于该衬底(258、358)中的第一源极区(116、216、316)以及第二源极区(118、218)；位于该漏极区(122、322)及该第一源极区(116、216、316)间的字线(102、302)；位于该第一源极区(116、216、316)及该第二源极区(118、218)间的沟槽(128、228)，该沟槽(128、228)界定该衬底(258、358)中的侧壁(150、250)及底面(148、248)；位于该第一源极区(116、216、316)中、该第二源极区(118、218)中以及该底面(148、248)下方的N+型区域(252、352)，该N+型区域用以电性连接该第一源极区(116、216、316)及该第二源极区(118、218)；以及位于该N+型区域(252、352)下方的P型区域(256、356)；其中，该P型区域(256、356)不位于该漏极区(122、322)下方。
10.如权利要求9所述的浮动栅极内存阵列，其中，该P型区域(256、356)包括P型掺杂物，该P型掺杂物形成于N+型区域(252、352)下方的逆行剖面。
11.如权利要求9所述的浮动栅极内存阵列，其中，该P型掺杂物形成邻近该N+型区域(252、352)的渐增浓度剖面。
12.如权利要求10所述的浮动栅极内存阵列，其中，该P型掺杂物包括硼。
13.如权利要求9所述的浮动栅极内存阵列，其中，该浮动栅极内存阵列为浮动栅极闪存阵列。
14.一种制造浮动栅极内存阵列的方法，包括下列步骤从位于衬底(258，358)的隔离区(110)中移除(404)介电材料以暴露沟槽(128、228)，该沟槽(128、228)系位于第一源极区(116、216、316)以及第二源极区(118、218)间，该沟槽(128、228)界定在该衬底(258、358)中的侧壁(150、250)；植入(406)N型掺杂物于该第一源极区(116、216、316)、该第二源极区(118、218)以及该侧壁(150、250)中，以令该N型掺杂物形成N+型区域(252、352)，该方法特征在于植入(408)P型掺杂物于该第一源极区(116、216、316)、该第二源极区(118、218)、以及该侧壁(150、250)中，该P型掺杂物形成P型区域(256、356)，该P型区域(256、356)系位于该N+型区域(252、352)下方，其中，该P型掺杂物并未植入于漏极区(122、322)中，该漏极区(122、322)藉由字线(102、302)与该第一源极区(116、216、316)分隔。
15.如权利要求14所述的方法，其中，该植入(408)该P型掺杂物于该第一源极区(116、216、316)、该第二源极区(118、218)、以及该侧壁(150、250)中的步骤，包括相对于该第一源极区(116、216、316)的顶面(215)以角度(262)植入该P型掺杂物，该角度(262)系介于约45.0度及约90.0度之间。
16.如权利要求14所述的方法，进一步包括执行热循环的步骤，该热循环使得该P型掺杂物扩散以形成于该N+型区域(252、352)下方的逆行剖面。
17.如权利要求14所述的方法，进一步包括执行热循环的步骤，该热循环使得该P型掺杂物扩散以形成邻近该N+型区域(252、352)的渐增浓度剖面。
18.如权利要求14所述的方法，其中，该P型掺杂物为硼。
19.如权利要求14所述的方法，其中，该浮动栅极内存阵列系为浮动栅极闪存阵列。
20.如权利要求14所述的方法，其中，该植入该P型掺杂物于该第一源极区、该第二源极区、以及该侧壁中的步骤，包括以每平方厘米约1×1014原子至每平方厘米约1×1015原子间的植入剂量植入该P型掺杂物。
全文摘要
根据一例示实施例，一种制造浮动栅极内存阵列的方法，包括从位于衬底(258、358)中的隔离区(110)中移除(404)介电材料以暴露沟槽(128、228)的步骤，该沟槽(128、228)位于第一源极区(116、216、316)以及第二源极区(118、218)之间，该沟槽(128、228)界定在该衬底(258、358)中的侧壁(150、250)。该方法进一步包括植入(406)N型掺杂物至该第一源极区(116、216、316)、该第二源极区(118、218)以及该沟槽(128、228)的侧壁(150、250)中的步骤，该N型掺杂物形成N+型区域(252、352)。该方法进一步包括植入(408)P型掺杂物至该第一源极区(116、216、316)、该第二源极区(118、218)、以及该沟槽(128、228)的侧壁(150、250)中的步骤，该P型掺杂物形成P型区域(256、356)，且该P型区域(256、356)系位于该N+型区域(252、352)的下方。
文档编号H01L21/8247GK1826692SQ200480012016
公开日2006年8月30日 申请日期2004年4月13日 优先权日2003年5月3日
发明者R·法斯图, Y-S·何, K·水谷, T·瑟盖特 申请人:斯班逊有限公司