专利名称：具有垂直凸出物的浮栅结构的制作方法
技术领域：
本发明大体说来涉及非易失性闪速存储系统，更具体说来，涉及存储单元及存储单元阵列的结构、及其形成方法。
背景技术：
目前，人们正在应用许多种在商业上很成功的非易失性存储器产品，尤其是那些使用闪速EEPROM(电可擦可编程只读存储器)单元阵列的小形状因数插件形式的非易失性存储产器品。在一种类型的架构一NAND阵列中，其中由多于两个存储单元(例如16个或32个)构成的串联串与一个或多个选择晶体管一起连接于各单独的位线与一参考电平之间，从而形成存储单元列。各字线延伸穿过大量的这种列内的存储单元。在编程期间，通过如下方式来读取及验证一列中的一单独存储单元使该串中的其余单元均强导通，以使流经一串的电流取决于该所寻址的单元中所存储电荷的电平。一NAND架构阵列的实例及其作为存储系统一部分的作业参见第6,046,935号美国专利，该专利的全文以引用方式并入本文中。
在源极扩散区与漏极扩散区之间具有一“分裂沟道”的另一种类型的阵列中，存储单元的浮栅位于所述沟道的一部分上，字线(也称为控制栅)位于另一沟道部分及浮栅上。由此会有效地形成一具有两个串联晶体管的单元，其中一个晶体管(存储晶体管)使用所述浮栅上的电荷量与所述字线上的电压的组合来控制可流经其沟道部分的电流量，另一晶体管(选择晶体管)则仅以字线作为其栅极。所述字线在一行浮栅上延伸。该类单元的实例、其在存储系统中的应用及其制造方法在第5,070,032、5,095,344、5,315,541、5,343,063、5,661,053及6,281,075号美国专利中给出，这些专利均以引用方式并入本文中。
此种分裂沟道式闪速EEPROM单元的一修改是增加了一位于浮栅与字线之间的引导栅极。阵列中的每一引导栅极均垂直于字线在一列浮栅上延伸。其作用是在读取或编程一选定单元时无需使字线同时执行两种功能。这两种功能为(1)用作选择晶体管的栅极，因此需要一适当电压使选择晶体管导通或关断，(2)通过一耦合于字线与浮栅之间的电场(容性)将浮栅的电压驱动至一所期望电平。通常难以使用单一电压以最佳方式同时执行该等两种功能。在增加了引导栅极后，字线仅需要执行功能(1)，而由所增加的引导栅极来执行功能(2)。例如，在第5,313,421及6,222,762号美国专利中对在闪速EEPROM阵列中使用引导栅极进行了说明，这些专利均以引用方式并入本文中。
在上述两种类型存储单元阵列中的任意一种中，均通过将电子自衬底注入至浮栅来编程一存储单元的浮栅。这通过在沟道区域中进行恰当的掺杂并施加恰当的电压至源极、漏极及其余栅极来实现。较佳使用所谓的“源极侧”注入，此也在上述第5,313,421号专利中进行了说明。
在上述两种类型存储单元阵列二者中均使用两种用于自浮栅移除电荷以擦除存储单元的技术。其中一种技术是通过向源极、漏极及其他栅极施加适当的电压以使电子隧穿过浮栅与衬底之间的介电层的一部分，来擦除至衬底。另一种擦除技术是通过一位于浮栅与另一栅极之间的隧道介电层将电子自浮栅转移至所述另一栅极。在上述的第一种类型的单元中，出于该目的而设置一第三擦除栅极。在上述的因使用一引导栅极而已具有三个栅极的第二种类型的单元中，是将浮栅擦除至字线，而无需增加一第四栅极。尽管该后一种技术又重新增加了一由字线执行的第二功能，然而，这些功能是在不同的时刻执行，因而无需因这两种功能而进行折衷。当使用这两种擦除技术之一时，将大量的存储单元一起划归为群组，以便以“闪速”方式同时擦除。在一种方法中，所述群组包含足够的存储单元，以存储在一磁盘扇区中所存储的用户数据量(即512个字节)加上某些开销数据。在另一种方法中，每一群组包含足够的单元，以保存数千个字节的用户数据，这等于许多个扇区的数据。在第5,297,148号美国专利中对多块擦除、缺陷管理及其他闪速EEPROM系统特征进行了说明，该美国专利以引用方式并入本文中。
如在大多数集成电路应用中一般，对于闪速EEPROM系统，也存在缩小为构建某些集成电路功能所需的硅衬底面积的压力。人们不断地期望增加在一硅衬底的既定区域中可存储的数字数据的量，以增大一既定尺寸的存储插件及其他类型封装件的存储容量，或者既增大容量又减小尺寸。一种增大数据存储密度的方法是每一存储单元存储多于一位数据。这通过将一浮栅电荷电平电压范围窗口划分成多于两种状态来实现。使用四个此种状态能够使每一单元存储两位数据，使用八种状态能够使每一单元存储三位数据，依此类推。一种多状态闪速EEPROM结构及作业在第5,043,940号及第5,172,338号美国专利中进行了说明，这些专利均以引用方式并入本文中。
也可以通过减小存储单元及/或整个阵列的物理尺寸来实现数据密度的增大。随着处理技术随时间的改良，通常对所有类型的电路均执行集成电路尺寸的缩小以允许构建更小的形体尺寸。但是既定电路布局能以此种方式缩小到何种程度通常存在限值，因为常常有至少一个形体就其能缩小多少而言受到限制，从而限制了整体布局可缩小的程度。当发生此种情况时，设计者将转向所构建电路的新的或不同的布局或架构来减小实施其功能所需的硅面积的大小。缩小上述闪速EEPROM集成电路系统也会遇到类似的限制。
另一种闪速EEPROM架构利用一双重浮栅存储单元连同在每个浮栅上存储多个状态。在此种类型的单元中，两个浮栅包含于源极扩散区与漏极扩散区之间的其沟道上，且其中间具有一选择晶体管。沿每一列浮栅包含有一引导栅极，且沿每一行浮栅均有一字线设置于该引导栅极上。当访问一既定浮栅以进行读取或编程时，含有所涉及浮栅的单元中另一浮栅上方的引导栅极升至足够高，以导通所述另一浮栅下方的沟道，而无论其上面所存在的电荷电平如何。在对所涉及的浮栅进行读取或编程时，此可有效地消除同一存储单元中另一浮栅的因素。例如，此时，流经该单元的电流(可用于读取其状态)的大小是所涉及浮栅上电荷量的函数，而非同一单元中另一浮栅上的电荷量的函数。该等单元阵列架构及操作技术的实例在第5,712,180号、第6,103,573号及第6,151,248号美国专利中进行了说明，这些专利的全文以引用方式明确地并入本文中。
在这些类型及其他类型的非易失性存储器中，耦合于浮栅与越过其的控制栅之间的场的大小均得到精细控制。耦合的大小决定置于耦合至其浮栅的控制栅上的电压的百分数。耦合百分数取决于若干因素，包括浮栅的交叠控制栅表面的表面积的大小。通常期望通过使交叠面积的大小最大化来使浮栅与控制栅之间的百分数耦合最大化。增加耦合面积的一种方法由Yuan等人在第5,343,063号美国专利中进行了说明，此专利的全文以引用方式并入本文中。该专利中所说明的方法是使浮栅比通常情况下更厚以提供可与所述控制栅相耦合的大的垂直表面。该专利申请案中所说明的方法是通过在浮栅上增加一垂直凸出物来增加浮栅与控制栅之间的耦合。
在增加相邻浮栅与控制栅之间的垂直耦合面积时，进一步期望以不增加每个单元所占用的衬底面积的方式来增加所述垂直耦合面积。
发明内容
本发明包括一种具有改进特性的浮栅结构。更具体而言，揭示一种浮栅，其具有用于将浮栅耦合至控制栅的增大的表面积。所述增大的表面积可以通过自两个部分构造所述浮栅来获得。一种相关的方法在Jack H.Yuan于2002年10月9日提出申请的第10/268,635号待决专利申请案中进行了说明，该专利申请案的全文以引用方式并入本文中。第一浮栅部分与现有技术的浮栅结构类似。第二浮栅部分从所述第一浮栅部分的上表面延伸出来。第二浮栅部分可在字线方向上延伸至第一浮栅部分的边缘，但在垂直于字线方向的方向上窄于第一浮栅部分。这使得控制栅能够环绕所述浮栅且在垂直于字线方向的方向上屏蔽所述浮栅。
另一实施例包括一种用于制作改进型浮栅结构的自对准方法。在该方法中，使用一层材料(例如二氧化硅)覆盖衬底，其中在所述层中在第一浮栅部分上方具有开孔。所述开孔自对准于所述第一栅极部分。然后使用这些开孔在不需要对准的工艺中确立第二栅极部分的位置。通过形成侧壁间隔层来缩窄所述开孔。然后在所述窄开孔中形成所述第二浮栅部分。
本发明的其他方面、优点及特征包含于下文对这些详细实例的说明中，该说明应结合附图一起阅读。
图1以方块图形式图解说明一可在其中构建本发明的各个方面的闪速EEPROM系统。
图2(A)是一利用本发明的浮栅存储单元阵列的平面图。
图2(B)图解说明图2(A)所示阵列的浮栅。
图3(A)显示在多晶硅沉积之后的一中间制作阶段中，图2(A)所示阵列沿II-II的剖视图。
图3(B)显示在与图3(A)相同的制作阶段中，图2(A)所示阵列沿I-I的剖视图。
图4(A)显示在沉积及蚀刻氮化硅之后的与图3(A)中相同的视图。
图4(B)显示在沉积及蚀刻氮化硅之后的与图3(B)中相同的视图。
图5(A)显示在沉积二氧化硅且移除氮化硅之后的与图4(A)中相同的视图。
图5(B)显示在沉积二氧化硅且移除氮化硅之后的与图4(B)中相同的视图。
图6(A)显示在形成氮化物间隔层及第二多晶硅浮栅元件之后的与图5(A)相同的视图。
图6(B)显示氮化物间隔层及第二多晶硅浮栅元件成形之后的与图5(B)中相同的视图。
图7(A)显示在字线方向上相邻浮栅分离后的与图6(A)相同的视图。
图7(B)显示在字线方向上相邻浮栅分离后的与图6(B)相同的视图。
图8(A)显示在沉积多晶硅间介电层后的与图7(A)相同的视图。
图8(B)显示在沉积多晶硅间介电层后的与图7(B)相同的视图。
图9(A)显示在沉积多晶硅控制栅层后的与图8(A)相同的视图。
图9(B)显示在沉积多晶硅控制栅层后的与图8(B)相同的视图。
具体实施例方式
图1以方块图形式概括地显示一包含本发明各方面的存储系统的实例。大量可单独寻址的存储单元布置成一由行及列构成的规则阵列110，尽管当然这些单元也可具有其他物理布置方式。位线(在本文中指定为沿单元阵列110的列延伸)通过线150与一位线解码及驱动电路130电连接。字线(在本说明中指定为沿单元阵列110的行延伸)通过线170电连接至一字线解码及驱动电路190。每一解码器130及190均通过一总线160自一存储控制器180接收存储单元地址。这些解码及驱动电路还通过各自的控制及状态信号线135及195连接至控制器180。
控制器180可通过线140连接至一主机装置(未图示)。该主机可是个人计算机、笔记本式计算机、数字照相机、音频播放器、各种其他手持式电子装置、及类似装置。图1所示存储系统将通常构建于一依据数种现行物理及电气标准之一(例如一个由PCMCIA、CompactFlashTM联合会、MMCTM联合会及其他组织颁布的标准)的插件中。当为一插件形式时，线140端接于插件上的一连接器中，该连接器介接主机装置中的互补连接器。许多插件的电气接口遵循ATA标准，其中在主机看来，存储系统仿佛一磁盘驱动器一般。也存在其他存储器插件接口标准。作为插件形式的替代形式，图1所示类型的存储系统可永久性地嵌入主机装置中。
解码及驱动电路130及190会根据各自的控制及状态线135及195内的控制信号，在阵列110中由总线160所寻址的相应线中产生适当电压，以执行编程、读取及擦除功能。任何状态信号，包括电压电平及其他阵列参数，均由阵列110通过相同的控制及状态线135及195提供至控制器180。电路130内的复数个检测放大器接收可表示阵列110内所寻址存储单元的状态的电流或电压电平，并在读取作业期间通过线145为控制器180提供关于这些状态的信息。为能够并行读取大量存储单元的状态，通常使用大量的检测放大器。在读取及编程作业期间，通常通过电路190每次对一行单元进行寻址，以便访问所寻址行中由电路130所选的若干单元。在一擦除操作期间，通常将许多行中每一行的所有单元一同作为一块进行寻址以便同时擦除。
图2(A)中显示一形成于硅衬底上的NAND存储单元阵列110的实例的平面图，其中图解说明了其导电元件重复结构的一小部分，为使解释明了起见，丝毫未详细显示存在于所述元件间的介电层。浅沟槽隔离(STI)区210贯穿衬底的表面形成。为了为本说明提供一规约，将所述STI区显示为在第一x方向上间隔开，且长度在第二y方向上延伸，这些第一及第二方向彼此基本正交。
在各STI区210之间存在沿y方向伸展的存储单元串220。因此，串的方向与STI区的方向平行。每个串220包括许多串联连接的存储装置。图2(A)显示三个该等串220的某些部分，其中每个串显示有三个存储单元。然而，串220还包含图2(A)中未显示的其他单元。同样，阵列110还包含图2(A)中未表示出的其他串。此种类型的阵列可具有成千上万个串，其中每个串具有16个、32个或更多个单元。
每个存储单元包括一浮栅230及若干在所述衬底中在y方向的两侧上毗邻所述浮栅的导电性源极/漏极区域240。各个串由STI区210隔开。这些STI区210形成隔离元件，以将源极/漏极区域240与相邻串中单元的源极/漏极区域240电隔离开。沿y方向，源极/漏极区域240由相邻单元共享。源极/漏极区域240将一个单元电连接至下一个单元，从而形成一单元串。该实例中的源极/漏极区域240是通过在衬底的所需区域内植入杂质形成。
在图2(A)的实施例中所显示的浮栅230包含两部分，这两部分在图2(B)中可更容易看出。第一浮栅部分231由一片多晶硅形成，该片多晶硅在一薄二氧化硅(氧化硅)层上延伸穿过衬底表面。第一浮栅部分231与传统浮栅类似。第二浮栅部分232从第一浮栅部分231的上表面233向上凸出。在图2(B)所示的实例中，第二浮栅部分232是一片以直角与第一浮栅部分231相交的材料。第二浮栅部分232在x方向上延伸至第一浮栅部分231的边缘但在y方向上却窄得多。因此，这使得第一浮栅部分231的上表面233的某些区域外露。在所示的实例中，第二浮栅部分232具有在y方向的两侧上延伸的翼部分234。在该实施例中，这些翼部分234在STI区域210上方延伸。这些翼部分234对本发明来说不是必需的，但的确对增加浮栅230的与后续形成于其上并环绕其的字线相耦合的表面积起作用。此外，浮栅230在STI区域上方的延伸容许在x方向上分离相邻浮栅的蚀刻工艺与STI区域210之间存在某种错位。
该实施例的第一及第二浮栅部分231、232均由经掺杂的多晶硅制成。多晶硅也可以未经掺杂的形式沉积，并在此后进行植入以形成经掺杂的多晶硅。也可使用其他合适的导电材料代替经掺杂的多晶硅。
图2(A)显示字线250在x方向上延伸穿过阵列。字线250覆盖浮栅230的某些部分并还部分地环绕浮栅230。在所示实施例中，字线250覆盖第一浮栅部分231的上表面233的外露部分并包围第二浮栅部分232的上表面及各侧。第二浮栅部分232增加浮栅的耦合浮栅230及控制栅的表面积。与传统浮栅相比，该增加的面积提高了耦合比率。例如，与在x及y方向上具有尺寸D的传统栅极相比，具有在x及y方向上具有尺寸D的第一浮栅部分的此实施例的浮栅230可使浮栅230与控制栅之间的耦合面积增加25％。人们已发现此25％的面积增加会使控制栅与浮栅之间的耦合比率增加8％。通常浮栅230的尺寸D是目前所使用的光刻工艺的最小特征尺寸。然而，并非必需如此。应了解，在此种装置中通常期望减小尺寸，但是本发明并不限定于任何特定尺寸。
在图2(A)中未显示出金属导体层。由于多晶硅元件通常具有明显小于金属的导电率，因此在各单独层中包括有金属导体，其中沿所述多晶硅元件的长度以周期性间隔经由任意中间层制作与各自金属线的连接。同样，所述字线也可包括一金属或金属-硅化物部分以增加字线的电导率。例如，可使用诸如钴或钨等耐熔金属在所述多晶硅层的顶面上形成一硅化物层。所述硅化物材料具有比多晶硅更高的电导率并从而改善沿字线方向的导电性。
图3(A)及图3(B)显示两个处于阵列制作中间状态的图2(A)所示阵列的正交剖面图。图3(A)显示沿截面II-II截取的图2(A)y方向上的视图。图3(B)显示沿截面I-I截取的图2(A)中所示x方向上的视图。在图3(B)中，已形成了各STI区域210且在其中间已形成了栅极介电条带310及多晶硅条带320。这些多晶硅条带320后续会形成各个单独的浮栅部分。图3(A)显示沿一个此种条带320的剖面。图3(B)给出相同结构处于相同制作阶段、但是沿垂直于图3(A)中方向的视图。在图3(B)中可见三个多晶硅条带320及位于其间的STI区域210。此一结构的典型的多晶硅厚度为约400埃。通常STI高于多晶硅条带320的上表面约400埃延伸且STI可在所述衬底的表面370之下2000埃延伸以隔离存储单元串。
图4(A)与4(B)显示在沉积掩膜材料(在该实例中为氮化硅(氮化物))、随后进行图案化与蚀刻步骤后分别与图3(A)及3(B)相同的视图。图4(A)的第一视图显示由此步骤形成的分离的氮化硅部分410。也显示了由所述图案化及蚀刻工艺形成的各个单独的多晶硅第一浮栅部分231。多晶硅及氮化硅以相同的图案蚀刻，以便每个第一多晶硅浮栅部分231均具有一氮化硅部分410覆盖其上。氮化硅部分410为在x方向上延伸穿过衬底的条带。当这些氮化硅条带410替代字线但随后被移除时，其用作空字线。在图4(A)中已蚀刻了图3(A)中沿y方向延伸的多晶硅条带320，以便仅留下由氮化硅部分410覆盖的第一浮栅部分231。所述氮化硅部分410在后续植入步骤中用作掩膜层。
在植入期间，通过在衬底350的外露区域中植入杂质形成源极/漏极区域240。在该实例中，仅有的外露区域为未被第一多晶硅部分231覆盖的STI区域210与氮化硅部分410之间的区域。可根据所需的电气特性而植入不同的杂质。例如，可使用砷离子来形成一掺杂为n+的区域。
在对源极/漏极区域240实施植入后，在衬底表面上沉积二氧化硅，从而填充各氮化硅部分410之间的区域并覆盖于氮化硅部分410上面。移除沉积在氮化硅部分410上的多余二氧化硅。例如，可通过终止于氮化硅上的二氧化硅间隔层蚀刻来蚀刻多余的二氧化硅。另一选择为，多余二氧化硅可通过化学机械抛光(CMP)来移除。蚀刻或CMP的结果是得到一个基本平坦的表面。二氧化硅及氮化硅部分均暴露于此表面上。然后使用例如磷酸(H3P04)条带来移除氮化硅部分。由此剩下图5(A)中所示的结构。
图5(A)及5(B)显示在植入步骤、沉积二氧化硅及移除氮化硅之后与上述附图相同的视图。所述植入区域240沿y方向在浮栅231之间延伸。在x方向上，其延伸至STI区域。二氧化硅形成一包含二氧化硅部分520的图案化层，这使得多晶硅第一浮栅部分231外露。二氧化硅部分520之间形成沟槽，外露的多晶硅第一浮栅部分231位于沟槽底部。由此形成的二氧化硅图案化层自对准多晶硅第一浮栅部分231，因为图案化层中的开孔是由多晶硅部分231的位置决定。
图6(A)和6(B)显示在已沉积氮化硅间隔层并将其回蚀以形成所示位于二氧化硅部分520各侧上的间隔层610之后，与前面相同的视图。例如，可沉积500埃的氮化硅，然后可执行氮化硅间隔层蚀刻以在氮化硅中形成一暴露出第一浮栅部分231的开孔。间隔层610将相邻二氧化硅部分520之间的开孔减小至各间隔层610之间的窄得多的间隙。此间隙自第一浮栅部分231的上表面233向上延伸。沉积多晶硅来填充此间隙并形成一在物理上及电气上与第一多晶硅浮栅部分231连续的多晶硅元件620。例如，可沉积500埃的多晶硅来填充间隔层610之间的间隙并形成多晶硅元件620。通常将多晶硅沉积至一大于所需的高度以形成多晶硅元件620并随后将其回蚀至合适的高度。此回蚀工艺移除多余的多晶硅。因此，在多晶硅沉积之后，蚀刻多晶硅来产生图6(B)中所示的结构。此时，在该工艺中，多晶硅元件620在x方向上延伸，从而形成横穿过单元串的连续带。
图7(A)与图7(B)显示在将多晶硅元件620蚀刻形成每个单元的第二浮栅部分232后与前面相同的视图。因此，为每个单元形成单独的浮栅230。此即称作“狭缝蚀刻”。以通过光刻步骤确定的图案进行蚀刻，所述光刻步骤要求所需蚀刻图案与已有结构对准。在所示实例中，各个单独浮栅230之间所形成的间隙窄于其下方的STI区域210的宽度。这容许蚀刻图案与STI区域210图案的对准存在一定误差。
图8(A)和8(B)显示在移除氮化硅间隔层610并沉积介电层810之后与前面相同的视图。可使用H3PO4形成氮化硅条带。移除氮化硅间隔层610会使第二多晶硅部分232在与二氧化硅结构520相对的侧上外露，并还暴露出第一多晶硅部分231的上表面233。沉积一介电层810以覆盖多晶硅部分的所有外露表面。在该实例中，沉积了一ONO层。该层可由约50埃的二氧化硅后随约80埃的氮化硅再后随约50埃的二氧化硅构成。
图9(A)及图9(B)显示在形成控制栅后与前面相同的视图。该实例中的控制栅是由经掺杂的多晶硅910形成的导电性栅极。沉积约1500埃的多晶硅来填充各二氧化硅部分520之间的沟槽。可对所述多晶硅进行回蚀或使其经受CMP来移除多余多晶硅。所述蚀刻或CMP步骤会移除覆盖在二氧化硅部分520上的多晶硅，且在到达二氧化硅部分520时终止。多晶硅910从四个侧面及从上面围绕第二多晶硅浮栅部分232。多晶硅910在每个浮栅上形成一导电栅极。所述导电栅极可用作控制栅极以编程并读取所述浮栅。多晶硅910形成延伸穿过所述衬底的字线。一行中各存储单元的控制栅通过多晶硅字线连接于一起。
介电层810使控制栅多晶硅910与浮栅230分离。因其位于这两个多晶硅层之间，故通常称其为“多晶硅间介电层”。介电层810使控制栅与浮栅隔离而不能直接电连接，但允许其电耦合。每个浮栅230借助一栅极介电层310(通常为二氧化硅)与所述衬底电隔离。此种电隔离允许浮栅230用作一电荷存储单元。所述薄栅极介电层310允许电荷在某些条件下进入浮栅230。浮栅230中电荷的存在可通过其对流经源极/漏极区域240之间的电流的作用检测到。浮栅中的电荷电平可对应于逻辑电平，因而数据可存储在所述单元中。
若需要，可以通过在多晶硅上增加一金属或金属-硅化物层来使字线的导电性更强。这可通过沉积一耐熔金属然后退火以形成一硅化物来实现。例如，可在硅上沉积钴(Co)然后退火以形成硅化钴(CoSi2)。也可通过化学气体沉积(CVD)来形成硅化物层。例如，可进行硅化钨(WSi2)的CVD。
结论上述说明详细描述了本发明的特定实施例并描述了使用特定阵列架构的本发明实施例。然而，本发明并非限定于所揭示实施例或限定于在所给出实例中使用的特定架构。应了解，本发明有权在随附权利要求书的整个范围内受到保护。
权利要求
1.一种在一半导体衬底表面上制作一非易失性存储单元阵列的方法，其包括在所述衬底表面上形成一第一浮栅部分阵列，在所述第一浮栅部分阵列与所述衬底表面之间具有一栅极介电层，在所述衬底的未被第一浮栅部分覆盖的区域上形成一掩膜层，以使所述掩膜层中的一开孔图案自对准于所述第一浮栅部分，在第一浮栅部分上在所述掩膜层中的所述开孔中形成侧壁元件，形成在至少一个方向上由所述侧壁元件界定并接触所述第一浮栅部分的第二浮栅部分。
2.如权利要求1所述的方法，其中通过如下方式形成所述第一浮栅部分沉积一层栅极材料，其后在所述栅极材料上沉积一层介电材料，其后以相同的图案蚀刻所述介电材料及栅极材料以形成包含由介电材料覆盖的第一浮栅部分的结构。
3.如权利要求2所述的方法，其进一步包括当存在由介电材料覆盖的第一浮栅部分时在所述衬底中植入杂质，以便仅在所述衬底的未被由介电材料覆盖的浮栅部分所覆盖的区域中植入杂质。
4.如权利要求2所述的方法，其中通过如下方式形成所述掩膜层在所述衬底的所述表面上沉积掩膜层材料，且其后移除覆盖在由介电材料所覆盖的第一浮栅部分上的掩膜层材料。
5.如权利要求4所述的方法，其中在移除覆盖在由介电材料覆盖的第一浮栅部分上的所述掩膜层材料之后，移除所述介电材料。
6.如权利要求1所述的方法，其中通过沉积及回蚀氮化硅形成所述侧壁部分。
7.如权利要求1所述的方法，其中通过沉积及回蚀多晶硅形成所述第二浮栅部分。
8.如权利要求1所述的方法，其进一步包括移除所述侧壁元件，从而暴露出所述第一及第二浮栅部分的表面，在所述暴露出的浮栅部分表面上形成一介电层，及形成在至少一个方向上延伸穿过所述浮栅并接触所述介电层的导电栅极。
9.如权利要求8所述的方法，其中所述介电层是一ONO层。
10.如权利要求8所述的方法，其中所述导电栅极朝所述半导体衬底的所述表面延伸，以便所述导电栅极的最低末端比所述第二浮栅部分的最高末端更接近所述半导体衬底的所述表面。
11.如权利要求10所述的方法，其中所述导电栅极延伸以从上面及在四个侧面上包围所述第二浮栅部分。
12.如权利要求8所述的方法，其进一步包括如下步骤在所述导电多晶硅栅极上沉积一金属并暴露至升高的温度以产生一硅化物层。
13.一种在一衬底的一表面上布置成串形式的导电浮栅非易失性存储单元阵列，每个串都包含沿所述串对准且通过隔离元件与相邻串分离的浮栅，其中所述浮栅分别包含一具有一上表面及一下表面的第一浮栅部分，上表面及下表面二者均平行于所述衬底的所述表面；及一自所述第一浮栅部分的所述上表面的一第一区域延伸出的第二浮栅部分，且其中所述第一区域沿所述串的方向位于所述第一浮栅部分的所述上表面的一第二区域与一第三区域之间。
14.如权利要求13所述的存储单元阵列，其中每个第二浮栅部分都自所述第一浮栅部分的所述上表面延伸以形成一倒T形剖面形状。
15.如权利要求13所述的存储单元阵列，其中所述第二浮栅部分在一垂直于所述串的方向的方向上至少延伸至所述第一浮栅部分的所述上表面的边缘，且所述第二浮栅部分不沿所述串的方向延伸至所述第一浮栅部分的所述上表面的边缘。
16.如权利要求13所述的存储单元阵列，其中所述第二浮栅部分在所述第一浮栅部分的所述上表面处自一隔离元件延伸至一相邻隔离元件，且在所述第一隔离元件及所述第二隔离元件上方在一高于所述第一浮栅的所述表面的水平面处延伸。
17.一种在一串浮栅中的浮栅，所述浮栅包括一延伸穿过一衬底的表面的第一浮栅部分及一沿一垂直于所述衬底的所述表面的平面延伸的第二浮栅部分，且其中所述第二浮栅部分的所述平面平分所述第一浮栅部分，且其中所述第二浮栅部分的所述平面垂直于所述串。
18.一种在一半导体衬底表面上制作一非易失性存储单元阵列的方法，其包括形成一第一浮栅部分阵列，其中每个第一浮栅部分在实体上与相邻第一浮栅部分分离，其后形成自第一浮栅部分延伸出的第二浮栅部分，其中每个第二浮栅部分沿一垂直于所述衬底表面的平面的平面延伸，且其中所述第二浮栅部分的所述平面平分所述第一浮栅部分。
19.如权利要求18所述的方法，其中所述第一浮栅部分是正方形形状，且所述第二部分自一大约是所述正方形的一中线的线延伸。
全文摘要
本发明揭示浮栅结构(230)，其具有一远离衬底表面延伸的凸出物。此凸出物(232，234)可为浮栅提供用于耦合浮栅与控制栅的增加的表面积。在一个实施例中，字线在浮栅的每一侧上向下延伸以屏蔽同一串中的各相邻浮栅。在另一实施例中，揭示一种用于制作具有凸出物的浮栅的方法。该凸出物可形成为自对准于浮栅的其余部分。
文档编号H01L21/8247GK101019215SQ200480020878
公开日2007年8月15日 申请日期2004年6月9日 优先权日2003年6月20日
发明者杰弗里·卢策, 图安·法姆, 亨利·钱, 乔治·玛塔米斯 申请人:桑迪士克股份有限公司