浮栅型闪存结构及其制备方法
【技术领域】
[0001]本发明涉及半导体制造技术领域，尤其涉及一种浮栅型闪存结构及其制备方法。
【背景技术】
[0002]控制栅(Control Gate，简称CG)到浮栅(Floating Gate，简称FG)親合比(coupling rat1)直接影响到浮栅型闪存的写入和擦除效率，提高控制栅到浮栅的親合比对于浮栅型闪存的工作效率至关重要；现有的做法是在浮栅做完之后沉积Si02/SIN/Si02 (ΟΝΟ)，然后在ONO上再沉积控制栅，利用0Ν0作为介质形成电容，控制栅利用该电容来控制浮栅(FG)。
[0003]基于目前的工艺流程，要增大控制栅到浮栅的耦合比，势必要减薄0Ν0厚度，减薄0Ν0的同时会降低电荷的存储时间；这是本领域技术人员所不愿看到的。
【发明内容】
[0004]针对上述存在的问题，本发明公开一种浮栅型闪存结构，包括:
[0005]衬底；
[0006]遂穿氧化层，覆盖所述衬底的上表面；
[0007]浮栅，设置于所述遂穿氧化层的上表面；
[0008]0Ν0层，覆盖所述浮栅暴露的表面；
[0009]控制栅，覆盖所述0Ν0层暴露的表面；
[0010]其中，所述浮栅的侧壁上设置有凸起结构，以增大所述浮栅与所述控制栅之间的親合比。
[0011]上述的浮栅型闪存结构，其中，位于所述浮栅两侧的衬底中还设置有源漏极。
[0012]上述的浮栅型闪存结构，其中，所述衬底为P型硅衬底。
[0013]本发明还提供了一种浮栅型闪存结构的制备方法，包括如下步骤:
[0014]提供一衬底，所述衬底上设置有浮栅区域和非浮栅区域；
[0015]于所述浮栅区域中形成浮栅，且所述浮栅的侧壁设置有凸起结构；
[0016]于所述衬底上依次形成0Ν0层和控制栅，所述0Ν0层隔离所述浮栅和所述控制栅；
[0017]去除位于所述非浮栅区域的所述控制栅、0Ν0层以形成所述浮栅型闪存。
[0018]上述的浮栅型闪存结构的制备方法，其中，于所述衬底上形成侧壁设置有凸起结构的浮栅的具体步骤为:
[0019]于所述衬底上沉积辅助层，所述辅助层按照从下至上的顺序依次包括第一氮化硅层/第一氧化硅层/第二氮化硅层/第二氧化硅层；
[0020]刻蚀位于所述浮栅区域中的所述辅助层至所述衬底的上表面形成凹槽；
[0021]从所述凹槽中部分刻蚀所述第一氮化硅层和第二氮化硅层，使得所述第一氮化硅层和第二氮化硅层沿垂直于所述凹槽延伸的方向缩进预定长度；
[0022]沉积浮栅多晶硅层充满所述凹槽
[0023]并于移除位于所述辅助层上方的浮栅多晶硅后去除所述辅助层，剩余的浮栅多晶硅层形成侧壁设置有凸起结构的所述浮栅。
[0024]上述的浮栅型闪存结构的制备方法，其中，采用干法刻蚀工艺去除位于所述浮栅区域中的所述辅助层至所述衬底的上表面形成凹槽。
[0025]上述的浮栅型闪存结构的制备方法，其中，从所述凹槽中采用湿法刻蚀工艺部分刻蚀所述第一氮化硅层和第二氮化硅层，使得所述第一氮化硅层和第二氮化硅层沿垂直于所述凹槽延伸的方向缩进预定长度。
[0026]上述的浮栅型闪存结构的制备方法，其中，所述衬底为P型硅衬底。
[0027]上述的浮栅型闪存结构的制备方法，其中，去除位于所述非浮栅区域中的所述控制栅、ONO层后，还包括形成器件电极的步骤。
[0028]上述的浮栅型闪存结构的制备方法，其中，向所述衬底进行源漏离子注入并退火以形成所述器件电极。
[0029]上述发明具有如下优点或者有益效果:
[0030]本发明公开了一种浮栅型闪存结构及其制备方法，通过形成侧壁具有凸起结构的浮栅以提高控制栅与浮栅的接触面积，进而提高控栅到浮栅的耦合比，改善器件写入和擦除效率，提高器件的工作速度。
【附图说明】
[0031]通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、夕卜形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。
[0032]图1是本发明实施例一中浮栅闪存结构的示意图；
[0033]图2?12是本发明实施例二中制备浮栅闪存结构的流程结构示意图。
【具体实施方式】
[0034]下面结合附图和具体的实施例对本发明作进一步的说明，但是不作为本发明的限定。
[0035]实施例一:
[0036]如图1所示，本实施例涉及一种浮栅闪存结构，该浮栅闪存结构具体包括:衬底100、覆盖衬底100的上表面遂穿氧化层102、设置于遂穿氧化层102的上表面的浮栅103、覆盖浮栅103暴露的表面的ONO层104以及覆盖该0N0(Si02/SIN/Si02)层104暴露的表面的控制栅105，其中该浮栅103的侧壁设置有凸起结构以增大浮栅103与控制栅105之间的耦合比；由于浮栅103的侧壁设置有凸起可以提高控制栅与浮栅的接触面积，从而提高控栅到浮栅的耦合比，改善器件写入和擦除效率，提高器件的工作速度。
[0037]在本发明一个优选的实施例中，位于浮栅103两侧的衬底100中还设置有源漏极(并未于图中示出)。
[0038]在本发明一个优选的实施例中，该衬底100为P型硅衬底。
[0039]在本发明一个优选的实施例中，该衬底100中设置有浅沟槽隔离结构101。
[0040]实施例二:
[0041]本发明还提供了一种浮栅型闪存结构的制备方法，包括如下步骤:
[0042]步骤SI，提供一衬底1，且该衬底I上设置有浮栅区域(后续预形成浮栅的区域)和非浮栅区域(后续不会形成浮栅的区域)，于该衬底I上依次形成氧化层2和氮化硅层4并制作浅沟槽隔离结构3以实现器件的隔离，在本发明的实施例中，该衬底I为P型硅衬底，该氧化层2为二氧化硅，形成如图2所示的结构。
[0043]步骤S2，回刻该浅沟槽隔离结构3中的氧化物至氧化层2的上表面停止；具体的，在本发明的实施例中，采用干法刻蚀工艺回刻该浅沟槽隔离结构3中的氧化物至氧化层2的上表面停止，形成如图3所示的结构。
[0044]步骤S3，采用干法刻蚀工艺去除氮化硅层4，形成如图4所示的结构。
[0045]步骤S4，于衬底I上按照从下至上的顺序依次沉积第一氮化硅层51、第一氧化硅层52、第二氮化硅层53、第二氧化硅层54，在本发明的实施例中，采用化学气相沉积法于衬底I上按照从下至上的顺序依次沉积第一氮化硅层51、第一氧化